特許
J-GLOBAL ID：200903003671001367
制御装置
発明者：
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出願人/特許権者：
代理人 (1件)：
堀口 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2007-165288
公開番号（公開出願番号）：特開2009-003775
出願日： 2007年06月22日
公開日（公表日）： 2009年01月08日
要約：
【課題】本発明は、制御装置の演算部のプロセッサコアとその自己診断装置の自己診断を可能とし、運転中でもバウンダリスキャン検査が可能で、演算部のプロセッサコアの故障箇所の自己修復が可能な制御装置を提供することを目的とする。【解決手段】バウンダリスキャンバス12に接続される2つのプロセッサコア(2a、2b)を有する演算装置2を備える制御装置1であって、前記プロセッサコアは、前記プロセッサコアの診断を、時分割で、相互にバウンダリスキャン検査によって診断することを特徴とする制御装置。【選択図】図1
請求項（抜粋）：
バウンダリスキャンバスに接続される2つのプロセッサコアによって相互に相手のプロセッサコアを診断する演算部と、前記演算部で実行するプログラム及びデータを記憶するメモリ部と、前記演算部で処理される入出力信号を処理する入出力部と、前記演算部、前記メモリ部、及び前記入出力部を接続するバスとを備える制御装置であって、
前記演算部は、前記バウンダリスキャンバスに接続された第1の汎用プロセッサコア及び第2の汎用プロセッサコアを備え、
前記メモリ部は、前記演算部がバウンダリスキャン検査を実行するための第1及び第2のバウンダリスキャン制御プログラムと、バウンダリスキャン検査の結果の良否を判定するための第1及び第2の期待値データと、前記演算部が制御を実行するための制御プログラムとを備え、
前記第1の汎用プロセッサコアは、第1のバウンダリスキャン検査回路と、前記第1のバウンダリスキャン検査回路によって検査される第1のプロセッサ内部回路と、前記演算部が実行する制御プログラム、または、第1及び第2のバウンダリスキャン制御プログラムのいずれかを選択し、前記制御装置の制御パターンを前記第1のプロセッサ内部回路に対して予め設定する制御パターン設定部とを備え、
前記第2の汎用プロセッサコアは、第2のバウンダリスキャン検査回路と、前記第2のバウンダリスキャン検査回路により検査される第2のプロセッサ内部回路とを備え、
前記制御パターンにしたがって、前記第1のプロセッサ内部回路は、前記第1のバウンダリスキャン制御プログラムを抽出して、前記ダウンダリスキャンテストバスを介して前記第2の汎用プロセッサコアに対してバウンダリスキャン検査を、または、前記第2のプロセッサ内部回路は、前記制御パターンの設定に基づく診断要求指令を前記第1のプロセッサ内部回路から前記バスを介して受信して、前記第2のバウンダリスキャン制御プログラムを抽出し、前記バウンダリスキャンバスを介して前記第1の汎用プロセッサコアに対してバウンダリスキャン検査を、時分割で相互に実行するようにしたことを特徴とする制御装置。
IPC (2件)：
FI (3件)：
G06F11/22 320C
, G01R31/28 G
, G06F11/22 360P
2G132AA03
, 2G132AB01
, 2G132AB20
, 2G132AC15
, 2G132AK13
, 2G132AL29
, 5B048AA14
, 5B048AA23
, 5B048CC02
, 5B048CC11
, 5B048CC18
出願人引用 (10件)
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審査官引用 (7件)
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マルチプロセッサシステムの保守方法
公報種別：公開公報
出願番号：特願平8-163986
出願人：株式会社日立製作所
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半導体集積回路
公報種別：公開公報
出願番号：特願2000-298527
出願人：株式会社日立製作所
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特開昭56-149652
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