特許
J-GLOBAL ID:200903004474066577
半導体チップ
発明者:
出願人/特許権者:
代理人 (1件):
服部 雅紀
公報種別:公開公報
出願番号(国際出願番号):特願2005-325915
公開番号(公開出願番号):特開2006-140490
出願日: 2005年11月10日
公開日(公表日): 2006年06月01日
要約:
【課題】半導体チップのソフトエラー免疫セル構造を提供する。【解決手段】ディープNウェル領域107中にメモリデバイスが形成される。メモリデバイスはメモリセルを含む。メモリセルは第1の記憶ノードおよび第2の記憶ノードを含む。メモリセルは、それぞれ第1の記憶ノードおよび第2の記憶ノードと電気的に結合された第1の抵抗および第2の抵抗を含む。メモリセルは、それぞれ第1の記憶ノードおよび第2の記憶ノードと電気的に結合された第1のキャパシタおよび第2のキャパシタを含む。ILD層219はメモリデバイス上に形成される。ILD層219は少なくともホウ素を含まない誘電体材料を含む。IMD層221はILD層219上に形成される。IMD層221の誘電率は3より小さい。ポリイミド(Polyimide)層240はIMD層221上に形成される。ポリイミド層の厚みは20μmより小さい。【選択図】図8
請求項(抜粋):
基板と、
前記基板上に形成されて誘電率が3より小さく、複数の金属ワイヤを有する第1の誘電体層と、
前記第1の誘電体層上に形成され、厚みが20μmより小さいポリイミド層と、
を備えることを特徴とする半導体チップ。
IPC (5件):
H01L 27/10
, H01L 27/11
, H01L 21/824
, H01L 27/108
, G11C 11/41
FI (5件):
H01L27/10 491
, H01L27/10 381
, H01L27/10 621Z
, H01L27/10 691
, G11C11/40 D
Fターム (31件):
5B015JJ13
, 5B015KA13
, 5B015PP02
, 5F083AD21
, 5F083BS27
, 5F083BS38
, 5F083BS46
, 5F083BS48
, 5F083BS50
, 5F083GA18
, 5F083HA02
, 5F083HA06
, 5F083JA35
, 5F083JA36
, 5F083JA37
, 5F083JA39
, 5F083JA40
, 5F083JA56
, 5F083JA58
, 5F083LA03
, 5F083LA04
, 5F083LA05
, 5F083LA10
, 5F083MA06
, 5F083MA16
, 5F083MA17
, 5F083MA18
, 5F083MA19
, 5F083MA20
, 5F083NA01
, 5F083ZA12
引用特許:
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