特許
J-GLOBAL ID：200903005284000096

半導体集積回路装置およびその製造方法

発明者：
橋本 広司

橋本 広司 について

, 
高橋 浩司

高橋 浩司 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2001-188186
公開番号（公開出願番号）：特開2003-007863
出願日： 2001年06月21日
公開日（公表日）： 2003年01月10日
要約：
【要約】【課題】 フラッシュメモリを含み、多電源電圧に対応した集積回路装置において、素子領域周辺が熱酸化処理工程とエッチング工程を繰り返すことによりくぼんでしまう問題を解決する。【解決手段】 一の素子領域を熱酸化処理する際に、他の素子領域を耐酸化性膜により覆い、かかる他の素子領域における熱酸化膜の肥大を抑制する。
請求項（抜粋）：
半導体基板表面に、少なくとも第1の活性領域と第2の活性領域と第3の活性領域とを画成する素子分離構造を形成する工程と、前記第1の活性領域中に前記半導体基板の酸化を抑制する不純物元素を導入する工程と、前記半導体基板に対して熱酸化処理を行い、前記第1の活性領域において前記半導体基板表面を第1の厚さで覆う第1の熱酸化膜を、また前記第2および第3の活性領域において前記半導体基板表面を第2の厚さで覆う第2の熱酸化膜を形成する工程と、前記半導体基板表面に、少なくとも前記第1の活性領域と前記第2の活性領域と前記第3の活性領域とを覆うように耐酸化性膜を形成する工程と、前記耐酸化性膜を前記第1および第2の活性領域に残したまま前記第3の活性領域において前記耐酸化性膜および前記第2の熱酸化膜を除去し、前記半導体基板の表面を露出する工程と、前記半導体基板に対して熱酸化処理を行い、前記第3の活性領域において前記半導体基板表面に、第3の厚さの第3の熱酸化膜を形成し、同時に前記第2の熱酸化膜の膜厚を増大させる工程とを含むことを特徴とする半導体集積回路装置の製造方法。
IPC (7件)：
H01L 21/8247 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/10 481 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
H01L 27/10 481 ,  H01L 27/10 434 ,  H01L 29/78 371 ,  H01L 27/08 102 C
Fターム (41件)：
5F048AB01 ,  5F048AC01 ,  5F048BA01 ,  5F048BB08 ,  5F048BB16 ,  5F048BG01 ,  5F048BG13 ,  5F083EP02 ,  5F083EP23 ,  5F083EP55 ,  5F083EP56 ,  5F083ER04 ,  5F083ER09 ,  5F083ER11 ,  5F083ER22 ,  5F083GA27 ,  5F083JA04 ,  5F083JA33 ,  5F083JA35 ,  5F083NA01 ,  5F083PR07 ,  5F083PR14 ,  5F083PR36 ,  5F083PR43 ,  5F083PR44 ,  5F083PR53 ,  5F083PR54 ,  5F083ZA07 ,  5F083ZA08 ,  5F101BA01 ,  5F101BA29 ,  5F101BB05 ,  5F101BB12 ,  5F101BC04 ,  5F101BC11 ,  5F101BD09 ,  5F101BE05 ,  5F101BE06 ,  5F101BH03 ,  5F101BH09 ,  5F101BH21
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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