特許
J-GLOBAL ID：200903005651989393
メモリセルユニット、それを備えてなる不揮発性半導体記憶装置及びメモリセルアレイの駆動方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-326466
公開番号（公開出願番号）：特開2005-093808
出願日： 2003年09月18日
公開日（公表日）： 2005年04月07日
要約：
【課題】メモリセルへの誤書き込み発生を回避するためにソース側の選択トランジスタの十分な耐圧を確保する構造を有するメモリセルユニットあるいは選択トランジスタの耐圧が書き込み阻止電圧より低い場合でも誤書き込みが回避できるメモリセルアレイの駆動方法を提供する。【解決手段】 表面の少なくとも一部に高濃度不純物拡散層であるソース拡散層が形成された半導体基板と、半導体基板上に垂直方向に設けられ最上部にドレイン拡散層を有し底面全域に低濃度の第1不純物拡散層を有する柱状半導体層と、電荷蓄積層と制御ゲートとを有する複数のメモリセルが柱状半導体層の側壁部に形成されてそれらが基板と垂直方向に直列接続されてなるメモリセル列と、メモリセル列の下端に形成された第2不純物拡散層と、柱状半導体層の側壁の周囲にゲート電極を有し第2不純物拡散層と第1不純物拡散層とを接続する選択トランジスタとを備え、第1不純物拡散層が、選択トランジスタのゲート電極に対向する柱状半導体層側壁部のチャネル領域の一部に延設されたメモリセルユニット。【選択図】図2
請求項（抜粋）：
表面の少なくとも一部に高濃度不純物拡散層であるソース拡散層が形成された半導体基板と、
半導体基板上に垂直方向に設けられ最上部にドレイン拡散層を有し底面全域に低濃度の第1不純物拡散層を有する柱状半導体層と、
電荷蓄積層と制御ゲートとを有する複数のメモリセルが柱状半導体層の側壁部に形成されてそれらが基板と垂直方向に直列接続されてなるメモリセル列と、
メモリセル列の下端に形成された第2不純物拡散層と、
柱状半導体層の側壁の周囲にゲート電極を有し第2不純物拡散層と第1不純物拡散層とを接続する選択トランジスタとを備え、
第1不純物拡散層が、選択トランジスタのゲート電極に対向する柱状半導体層側壁部のチャネル領域の一部まで延設されたメモリセルユニット。
IPC (5件)：
H01L21/8247
, G11C16/02
, H01L27/115
, H01L29/788
, H01L29/792
H01L27/10 434
, H01L29/78 371
, G11C17/00 611F
5B025AA03
, 5B025AB01
, 5B025AC01
, 5B025AD04
, 5B025AE08
, 5F083EP03
, 5F083EP22
, 5F083EP33
, 5F083EP34
, 5F083EP61
, 5F083EP76
, 5F083ER03
, 5F083ER13
, 5F083ER30
, 5F083JA36
, 5F083KA01
, 5F083KA05
, 5F083NA08
, 5F101BA12
, 5F101BB02
, 5F101BD16
, 5F101BD22
, 5F101BD33
, 5F101BD35
, 5F101BE05
, 5F101BE07
出願人引用 (2件)
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特開平4-79369号公報
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半導体記憶装置及びその製造方法
公報種別：公開公報
出願番号：特願2000-286162
出願人：舛岡富士雄, シャープ株式会社
審査官引用 (7件)
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