特許
J-GLOBAL ID：200903006331142500

半導体装置の製造方法

発明者：
宮島 秀史

宮島 秀史 について

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東 和幸

東 和幸 について

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藤田 敬次

藤田 敬次 について

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長谷川 利昭

長谷川 利昭 について

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田渕 清隆

田渕 清隆 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について

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ソニー株式会社

ソニー株式会社 について


代理人 (7件)： 鈴江 武彦 ,  村松 貞男 ,  坪井 淳 ,  橋本 良郎 ,  河野 哲 ,  中村 誠 ,  河井 将次
公報種別：公開公報
出願番号（国際出願番号）：特願2002-355728
公開番号（公開出願番号）：特開2004-193162
出願日： 2002年12月06日
公開日（公表日）： 2004年07月08日
要約：
【課題】ヴィア先作りのデュアルダマシンプロセスにおける配線溝形成用のレジストパターンとなるレジストの解像低下を防止すること。【解決手段】第1の反応容器内で、シリコン基板1上にSiCN:H膜4をプラズマCVD法により形成し、次に、第1の反応容器とは別の第2の反応容器内にシリコン基板1を入れ、第2の容器内でHeガスを放電させ、その後、SiCN:H膜4上にSiCO:H膜6をプラズマCVD法により形成する。【選択図】 図1
請求項（抜粋）：
第1の容器内で、シリコン、炭素、窒素および水素を含む第1の絶縁膜を基板上に形成する工程と、 前記第1の容器とは別の第2の容器内に前記基板を入れ、前記第2の容器内で希ガスを放電させる工程と、 前記第1の絶縁膜上に、シリコン、炭素、酸素および水素を含む第2の絶縁膜を形成する工程と を有することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L21/316 ,  C23C16/42 ,  C23C16/50 ,  H01L21/768
FI (5件)：
H01L21/316 M ,  C23C16/42 ,  C23C16/50 ,  H01L21/90 M ,  H01L21/90 P
Fターム (56件)：
4K030AA06 ,  4K030BA29 ,  4K030BA37 ,  4K030BB13 ,  4K030FA01 ,  4K030LA02 ,  5F033GG01 ,  5F033HH11 ,  5F033JJ01 ,  5F033JJ11 ,  5F033KK11 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP27 ,  5F033PP28 ,  5F033PP33 ,  5F033QQ00 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ13 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ54 ,  5F033QQ74 ,  5F033RR01 ,  5F033RR02 ,  5F033RR04 ,  5F033RR05 ,  5F033RR21 ,  5F033RR25 ,  5F033RR29 ,  5F033SS03 ,  5F033SS11 ,  5F033SS15 ,  5F033SS21 ,  5F033TT02 ,  5F033XX00 ,  5F033XX01 ,  5F033XX03 ,  5F033XX20 ,  5F033XX24 ,  5F058BD04 ,  5F058BD05 ,  5F058BD10 ,  5F058BD13 ,  5F058BE01 ,  5F058BE10 ,  5F058BF07 ,  5F058BF46
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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