特許
J-GLOBAL ID：200903006711836202

半導体記憶装置

発明者：
二階堂 裕文

二階堂 裕文 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平11-295771
公開番号（公開出願番号）：特開2001-118938
出願日： 1999年10月18日
公開日（公表日）： 2001年04月27日
要約：
【要約】【課題】 占有面積を低減し動作速度を向上させることができる半導体記憶装置を提供する。【解決手段】 第1のメモリセル10には、その長手方向に沿ってアクセストランジスタTr11、アクセストランジスタTr12、ドライバトランジスタTr13及びドライバトランジスタTr14がこの順で配置されている。これらのトランジスタTr11乃至Tr14のソース・ドレイン拡散層が延びる方向は、いずれもセルの短手方向であり、その幅は一定である。即ち、各拡散層には屈曲している部分は存在しない。アクセストランジスタTr11及びTr12のゲート電極を構成するゲートポリシリコン層G11が設けられている。ゲートポリシリコン層G11は、セルの長手方向に延びている。このゲートポリシリコン層G11は、セルの長手方向で隣接する第2のメモリセルとの間で共有されている。
請求項（抜粋）：
対をなす2本のビット線に夫々ソースが接続された第1導電型の第1及び第2のトランジスタと、前記第1のトランジスタのドレインにドレインが接続され前記第2のトランジスタのドレインにゲートが接続され接地にソースが接続された第2導電型の第3のトランジスタと、前記第2のトランジスタのドレインにドレインが接続され前記第1のトランジスタのドレインにゲートが接続され接地にソースが接続された第2導電型の第4のトランジスタと、を備えた4トランジスタメモリセルを有する半導体記憶装置において、前記第1及び第2のトランジスタは、半導体基板上において当該両トランジスタのチャネル幅方向で、かつ前記4トランジスタメモリセルの長手方向に並べて配置されていることを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/8244 ,  H01L 27/11 ,  H01L 21/8238 ,  H01L 27/092
FI (3件)：
H01L 27/10 381 ,  H01L 27/08 321 K ,  H01L 27/08 321 D
Fターム (19件)：
5F048AA01 ,  5F048AB01 ,  5F048AC03 ,  5F048BB01 ,  5F048BC01 ,  5F048BF16 ,  5F083BS03 ,  5F083BS04 ,  5F083BS15 ,  5F083BS16 ,  5F083GA01 ,  5F083GA09 ,  5F083LA01 ,  5F083LA02 ,  5F083LA12 ,  5F083LA16 ,  5F083LA18 ,  5F083MA06 ,  5F083MA19
引用特許：
出願人引用 (5件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平6-267655   出願人：三菱電機株式会社
  • SRAMメモリセル
    公報種別：公開公報   出願番号：特願平6-117634   出願人：ソニー株式会社
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平8-339345   出願人：株式会社東芝
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審査官引用 (1件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平6-267655   出願人：三菱電機株式会社

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