特許
J-GLOBAL ID：200903006973937018

半導体装置及び半導体記憶装置の製造方法

発明者：
田中 稔彦

田中 稔彦 について

, 
米倉 和賢

米倉 和賢 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (2件)： 高田 守 ,  高橋 英樹
公報種別：公開公報
出願番号（国際出願番号）：特願2004-344323
公開番号（公開出願番号）：特開2006-156657
出願日： 2004年11月29日
公開日（公表日）： 2006年06月15日
要約：
【課題】 狭小ピッチで配線パターンを形成し、該配線パターンに接続するプラグを高い裕度で形成する。【解決手段】 導電膜上に第1パターン11を形成し、該第1パターン11をトリムエッチングで細らせる。微細な第1パターン11aの周囲に自己整合的に閉ループの第2パターン12を形成する。第2パターン12を一部で分断して第3パターン12aを形成する。第3パターン12aをマスクとして導電膜をエッチングすることにより、配線パターン13を形成する。配線パターン13を層間絶縁膜で覆った後、配線パターン13の屈曲した端部が露出するように開口14を層間絶縁膜内に形成する。開口14内に導電膜を埋め込みプラグを形成する。【選択図】 図1
請求項（抜粋）：
導電膜上に第1パターンを形成する工程と、 前記第1パターンの周囲に、前記第1パターンと接する第2パターンを自己整合的に形成する工程と、 前記第2パターンを形成した後、前記第1パターンを除去する工程と、 前記第2パターンを一部で分断する工程と、 分断された第2パターンをマスクとして前記導電膜をエッチングすることにより配線パターンを形成する工程と、 前記配線パターンを覆う層間絶縁膜を形成する工程と、 前記配線パターンの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、 前記開口内に導電膜を埋め込むことによりプラグを形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (6件)：
H01L 21/321 ,  H01L 21/824 ,  H01L 27/115 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 21/768
FI (4件)：
H01L21/88 D ,  H01L27/10 434 ,  H01L29/78 371 ,  H01L21/90 A
Fターム (62件)：
5F033JJ19 ,  5F033KK04 ,  5F033KK19 ,  5F033KK28 ,  5F033KK34 ,  5F033LL04 ,  5F033MM07 ,  5F033MM08 ,  5F033QQ01 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ16 ,  5F033QQ28 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ74 ,  5F033RR04 ,  5F033RR06 ,  5F033SS13 ,  5F033SS15 ,  5F033VV06 ,  5F033VV16 ,  5F033XX03 ,  5F083EP03 ,  5F083EP09 ,  5F083EP22 ,  5F083EP30 ,  5F083EP76 ,  5F083EP77 ,  5F083EP79 ,  5F083GA09 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083LA12 ,  5F083LA16 ,  5F083NA01 ,  5F083PR01 ,  5F083PR05 ,  5F083PR07 ,  5F083PR39 ,  5F083PR40 ,  5F101BA07 ,  5F101BA14 ,  5F101BA16 ,  5F101BA23 ,  5F101BA29 ,  5F101BA35 ,  5F101BA36 ,  5F101BB02 ,  5F101BD02 ,  5F101BD32 ,  5F101BD33 ,  5F101BD34 ,  5F101BD35 ,  5F101BD36 ,  5F101BH03 ,  5F101BH04 ,  5F101BH15 ,  5F101BH19
引用特許：
出願人引用 (1件)
  • 特許第2694618号公報
審査官引用 (5件)
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