特許
J-GLOBAL ID：200903007746253168

薄膜トランジスタおよびこれを用いた表示装置

発明者：
森脇 弘幸

森脇 弘幸 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (3件)： 前田 弘 ,  竹内 祐二 ,  米田 圭啓
公報種別：公開公報
出願番号（国際出願番号）：特願2005-069565
公開番号（公開出願番号）：特開2006-253490
出願日： 2005年03月11日
公開日（公表日）： 2006年09月21日
要約：
【課題】 基板面内におけるTFT特性のばらつきを低減する。ドレイン・アバランシェ降伏による電流の増大を抑制する。【解決手段】 TFTは、ベースコート層2と、ベースコート層2上に形成され、ソース領域4b、チャネル領域4aおよびドレイン領域4cを含む半導体層4と、半導体層4のチャネル領域4aを覆うゲート絶縁膜5と、ゲート絶縁膜5上に形成されたゲート電極6と、半導体層4のソース領域4bに接続されたソース電極9と、半導体層4のドレイン領域4cに接続されたドレイン電極10と、ベースコート層2と半導体層4との間に介在する導電性物質層3を備える。導電性物質層3は、半導体層4のソース領域4bおよびドレイン領域4cと導通しておらず、かつ図示しない配線を介して電位が与えられている。【選択図】 図1
請求項（抜粋）：
絶縁層と、前記絶縁層上に形成され、ソース領域、チャネル領域およびドレイン領域を含む半導体層と、前記半導体層の前記チャネル領域を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層の前記ソース領域に接続されたソース電極と、前記半導体層の前記ドレイン領域に接続されたドレイン電極とを備えた薄膜トランジスタであって、 前記絶縁層と前記半導体層との間に介在する導電性物質層をさらに備え、前記導電性物質層は、前記半導体層の前記ソース領域および前記ドレイン領域と導通しておらず、かつ電位が与えられている薄膜トランジスタ。
IPC (1件)：
H01L 29/786
FI (1件)：
H01L29/78 626B
Fターム (51件)：
5F110AA15 ,  5F110AA30 ,  5F110BB02 ,  5F110BB04 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD05 ,  5F110DD13 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE09 ,  5F110EE14 ,  5F110EE15 ,  5F110EE30 ,  5F110EE44 ,  5F110EE45 ,  5F110FF02 ,  5F110FF28 ,  5F110FF30 ,  5F110GG01 ,  5F110GG02 ,  5F110GG04 ,  5F110GG13 ,  5F110GG25 ,  5F110GG32 ,  5F110GG34 ,  5F110GG43 ,  5F110GG44 ,  5F110GG51 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ12 ,  5F110HJ23 ,  5F110HL03 ,  5F110HL23 ,  5F110HM15 ,  5F110NN04 ,  5F110NN24 ,  5F110NN35 ,  5F110NN44 ,  5F110NN46 ,  5F110NN47 ,  5F110NN72 ,  5F110PP03 ,  5F110QQ23
引用特許：
出願人引用 (5件)
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