半導体装置の製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：伊東忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2000-009375
公開番号（公開出願番号）：特開2001-203293
出願日： 2000年01月18日
公開日（公表日）： 2001年07月27日
要約：

【要約】【課題】本発明は、複数の半導体素子を一体に樹脂成形した半導体装置の集合体およびその半導体装置の試験方法に関し、一体成形された半導体装置の集合体の状態にて試験を実施することにより、製造工程および試験工程を簡略化し、コストダウンを行うことを目的とする。【解決手段】複数の半導体素子11を一括にて樹脂封止することにより得られるインターポーザ12を有する構造の半導体装置において.一括樹脂封止前あるいは後に、インターポーザ12上の各素子11間の導通配線24〜26を削除し、一体成形された半導体装置10Aの集合体の状態にて電気的特性試験を実施後、各半導体装置10Aを個片化することによりハンドリング作業の軽減、試験設備(治工具)の共通化が可能となり、低コストにて半導体装置の組立及び試験が可能となる。

請求項（抜粋）：

所定パターンの配線を有したインターポーザを形成するインターポーザ形成工程と、複数の半導体素子を前記インターポーザ上に搭載する素子搭載工程と、該素子搭載工程が終了した後に、該複数の半導体素子を一括にて樹脂封止する樹脂封止工程と、該樹脂封止工程が終了した後に、該封止樹脂をインターポーザと共に切断し個片化する切断工程とを有する半導体装置の製造方法において、前記樹脂封止工程の実施前或いは実施後に、前記インターポーザ上に形成されている配線を独立した所定のパターンを形成するよう所定分離位置で分離させる配線分離工程と、前記配線分離工程が終了後、前記インターポーザ上に複数の半導体素子が搭載された状態で、該半導体素子に対して電気的特性試験を実施する試験工程とを設け、かつ、該試験工程が終了した後に前記切断工程を実施することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 23/12 , H01L 21/56 , H01L 21/66 , H01L 21/60 311 , H01L 23/32

FI (5件)：

H01L 21/56 T , H01L 21/66 Z , H01L 21/60 311 W , H01L 23/32 D , H01L 23/12 L

Fターム (9件)：

4M106AA04 , 4M106CA70 , 5F044MM23 , 5F044RR19 , 5F061AA01 , 5F061BA05 , 5F061CA21 , 5F061CB13 , 5F061GA03

引用特許：

審査官引用 (8件)

半導体パッケージおよびその製造方法
公報種別：公開公報出願番号：特願平10-177565 出願人：日本電気株式会社
電子部品、電子部品素材および電子部品の製造方法
公報種別：公開公報出願番号：特願平7-100599 出願人：セイコーエプソン株式会社
ICパッケージの製造方法
公報種別：公開公報出願番号：特願平10-354040 出願人：ミツミ電機株式会社

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