特許
J-GLOBAL ID：200903008134390324

配線基板、セラミックキャパシタ

発明者：
杉本 康宏

杉本 康宏 について

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佐藤 学

佐藤 学 について

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浦島 和浩

浦島 和浩 について

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由利 伸治

由利 伸治 について


出願人/特許権者：
日本特殊陶業株式会社

日本特殊陶業株式会社 について


代理人 (1件)： 渥美 久彦
公報種別：公開公報
出願番号（国際出願番号）：特願2006-112261
公開番号（公開出願番号）：特開2007-096258
出願日： 2006年04月14日
公開日（公表日）： 2007年04月12日
要約：
【課題】複数のプロセッサコアを有する半導体集積回路素子を搭載する構造を採用するような場合にそのメリットを最大限引き出すことができるとともに、製造が容易でコスト性や信頼性に優れた配線基板を提供すること。【解決手段】本発明のセラミックキャパシタ101は、互いに電気的に独立した2つのキャパシタ機能部107,108を有する。また、セラミックキャパシタ101は、コア主面12とキャパシタ主面102とを同じ側に向けた状態で基板コア11内に埋設される。ビルドアップ層31は、その表面39に2つのプロセッサコア24,25を有する半導体集積回路素子21を搭載可能な半導体集積回路素子搭載領域23を有する。各キャパシタ機能部107,108は、各プロセッサコア24,25にそれぞれ電気的に接続される。【選択図】 図1
請求項（抜粋）：
コア主面及びコア裏面を有する基板コアと、 キャパシタ主面及びキャパシタ裏面を有するとともに、セラミック誘電体層を介して第1内部電極層と第2内部電極層とが交互に積層配置された構造を持ち、互いに電気的に独立した複数のキャパシタ機能部を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設されたセラミックキャパシタと、 層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面に複数のプロセッサコアを有する半導体集積回路素子を搭載可能な半導体集積回路素子搭載領域が設定されたビルドアップ層と を備え、 前記複数のキャパシタ機能部は、前記複数のプロセッサコアにそれぞれ電気的に接続可能であることを特徴とする配線基板。
IPC (5件)：
H01L 23/12 ,  H05K 3/46 ,  H01G 4/12 ,  H01G 4/30 ,  H01G 4/38
FI (6件)：
H01L23/12 B ,  H05K3/46 Q ,  H05K3/46 B ,  H01G4/12 346 ,  H01G4/30 301A ,  H01G4/38 A
Fターム (31件)：
5E001AB03 ,  5E001AJ01 ,  5E001AJ02 ,  5E082AB03 ,  5E082CC03 ,  5E082FG06 ,  5E082FG26 ,  5E082LL02 ,  5E346AA02 ,  5E346AA12 ,  5E346AA15 ,  5E346AA43 ,  5E346AA60 ,  5E346BB01 ,  5E346BB03 ,  5E346BB04 ,  5E346BB07 ,  5E346BB16 ,  5E346CC02 ,  5E346CC08 ,  5E346CC32 ,  5E346DD01 ,  5E346DD07 ,  5E346DD31 ,  5E346EE31 ,  5E346FF01 ,  5E346FF45 ,  5E346GG25 ,  5E346GG28 ,  5E346GG40 ,  5E346HH33
引用特許：
出願人引用 (1件)
  • 中間基板
    公報種別：公開公報   出願番号：特願2004-186275   出願人：日本特殊陶業株式会社
審査官引用 (4件)
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