半導体装置

発明者：
出願人/特許権者：
代理人 (1件)：家入健
公報種別：公開公報
出願番号（国際出願番号）：特願2005-132443
公開番号（公開出願番号）：特開2006-310621
出願日： 2005年04月28日
公開日（公表日）： 2006年11月09日
要約：

【課題】トレンチゲート間の距離が離れている構造の縦型パワーMOSFETにおいて、高いソース-ドレイン間の耐圧と低オン抵抗を実現することは困難であった。【解決手段】本発明にかかる半導体装置は、トレンチゲートが形成される第1のトレンチ5を複数有する縦型パワーMOSFETであって、第1のトレンチ5下部に設けられ、第1の導電型のエピタキシャル層2内に縦方向に形成された第2の導電型の第1のコラム領域11と、第1のトレンチ5間のベース領域の下部に設けられ、前記第1の導電型のエピタキシャル層2内に縦方向に形成された第2の導電型の第2のコラム領域12とを有し、第1のコラム領域11と前記第2のコラム領域12の空乏電荷量の和は、第1の導電型のエピタキシャル層2の空乏電荷量と略同一である。【選択図】図1

請求項（抜粋）：

トレンチゲートが形成される第1のトレンチを複数有する縦型パワーMOSFETであって、前記第1のトレンチ下部に設けられ、第1の導電型のエピタキシャル層内に縦方向に形成された第2の導電型の第1のコラム領域と、前記第1のトレンチ間のベース領域の下部に設けられ、前記第1の導電型のエピタキシャル層内に縦方向に形成された前記第2の導電型の第2のコラム領域とを有し、前記第1のコラム領域と前記第2のコラム領域の空乏電荷量の和は、前記第1の導電型のエピタキシャル層の空乏電荷量と略同一である半導体装置。

IPC (2件)：

H01L 29/78 , H01L 21/336

FI (3件)：

H01L29/78 652H , H01L29/78 653A , H01L29/78 658A

引用特許：

審査官引用 (5件)

超接合半導体素子
公報種別：公開公報出願番号：特願2000-268462 出願人：富士電機株式会社
半導体装置
公報種別：公開公報出願番号：特願2004-002840 出願人：株式会社豊田中央研究所
半導体装置
公報種別：公開公報出願番号：特願2004-152128 出願人：株式会社東芝

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