特許
J-GLOBAL ID：200903008868210016
半導体装置
発明者：
,
出願人/特許権者：
代理人 (6件)：
鈴江 武彦
, 河野 哲
, 中村 誠
, 蔵田 昌俊
, 村松 貞男
, 橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-165150
公開番号（公開出願番号）：特開2005-005385
出願日： 2003年06月10日
公開日（公表日）： 2005年01月06日
要約：
【課題】低オン抵抗、高耐圧を同時に達成できる半導体装置を提供する。【解決手段】半導体装置は、半導体基板の第1の主面に形成された第1導電型の高抵抗半導体層と、高抵抗半導体層の表面に半導体基板と対峙して設けられた第2導電型の第1の半導体領域と、第1の半導体領域を挟むように、第1の半導体領域よりも浅く形成された第1導電型の第2の半導体領域と、第1及び第2の半導体領域と半導体基板との間の高抵抗半導体層中に、第1の半導体領域と半導体基板とに挟まれた領域に切り欠き部を有する埋め込み部分と高抵抗半導体層の表面に導出されたコンタクト部分とを有する第2導電型の埋め込み領域とを具備し、埋め込み領域の切り欠き部を通じて、高抵抗層中に第2の半導体領域と半導体基板間の電流路が形成される。【選択図】 図1
請求項（抜粋）：
第1と第2の主面を有する半導体基板と、
前記半導体基板の第1の主面に形成された第1導電型の高抵抗半導体層と、
前記第1導電型の高抵抗半導体層の表面に設けられた第2導電型の第1の半導体領域と、
前記第1導電型の高抵抗半導体層の前記表面に前記第1の半導体領域を挟むように形成され、前記第1の半導体領域よりも浅く形成された第1導電型の第2の半導体領域と、
前記第1及び第2の半導体領域と前記半導体基板との間の前記高抵抗半導体層中に、前記第1及び第2の半導体領域と離隔して埋め込まれた埋め込み部分と、前記埋め込み部分に接続され前記高抵抗半導体層の表面に導出された前記埋め込み部分より幅が狭いコンタクト部分とを有する第2導電型の埋め込み領域と、を具備し、前記第1の半導体領域と前記半導体基板とに挟まれた領域を通じて、前記高抵抗層中に前記第2の半導体領域と前記半導体基板間の電流路が形成されることを特徴とする半導体装置。
IPC (1件)：
FI (1件)：
Fターム (13件)：
5F102FA01
, 5F102FA02
, 5F102FB01
, 5F102GA14
, 5F102GB04
, 5F102GC08
, 5F102GD04
, 5F102GJ02
, 5F102GL02
, 5F102GR07
, 5F102GS09
, 5F102HC01
, 5F102HC07
