特許
J-GLOBAL ID：200903040840608813
炭化珪素半導体装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
森 泰比古
公報種別：公開公報
出願番号（国際出願番号）：特願2001-098453
公開番号（公開出願番号）：特開2002-299349
出願日： 2001年03月30日
公開日（公表日）： 2002年10月11日
要約：
【要約】【課題】 ノーマリーオフ型JFETにおいて、耐圧を維持したままで低オン抵抗化を成り立たせる。【解決手段】 炭化珪素半導体装置10は、ゲート1領域(G1)に、複数の切欠穴11を形成したものである。この切欠穴11は、ゲート1領域(G1)とゲート2領域(G2)とがオーバーラップする範囲内において、ゲート1領域(G1)を貫通する様に形成されている。ここで、切欠穴11は、ゲート電圧Vg=0Vのときに形成される空乏層によってピンチオフされる大きさとする。この部分がピンチオフされることで、耐圧は、従来構造の炭化珪素半導体装置と変わらない。一方、Vgを印加すると、切欠穴11の中の空乏層が開く。この切欠穴11内を通る分だけ電流経路の面積が増加するので、オン電流が増加する。このようにして、従来構造と比べて耐圧の変化はなく、オン電流の増加が達成できる。
請求項（抜粋）：
第1導電型の半導体基板と、前記第1導電型の半導体基板の表面に形成され、該半導体基板よりもドーパント濃度が低く、表面部分が表面チャネル層として機能する第1導電型の炭化珪素エピタキシャル層と、前記炭化珪素エピタキシャル層の内部の所定領域に形成される第2導電型のゲート1領域と、前記炭化珪素エピタキシャル層の表層部の所定領域に形成される第1導電型のソース領域と、前記炭化珪素エピタキシャル層の表層部の所定領域に形成される第2導電型のゲート2領域と、前記ゲート1領域およびゲート2領域のそれぞれに個々に接触するように形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記半導体基板の裏面に形成されたドレイン電極とを備え、ノーマリーオフ型接合型電界効果トランジスタを構成する炭化珪素半導体装置において、前記ゲート1領域には、前記ゲート2領域とが上下に重なり合う部分に、第1導電型の切欠又は切欠穴を形成したことを特徴とする炭化珪素半導体装置。
IPC (2件)：
H01L 21/337
, H01L 29/808
5F102FA01
, 5F102FA02
, 5F102GA02
, 5F102GB04
, 5F102GC07
, 5F102GC08
, 5F102GC09
, 5F102GD04
, 5F102GJ02
, 5F102GL02
, 5F102GR06
, 5F102GS03
, 5F102GS07
, 5F102HC02
, 5F102HC07
, 5F102HC15
