MIS型半導体装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-180738
公開番号（公開出願番号）：特開2000-082813
出願日： 1999年06月25日
公開日（公表日）： 2000年03月21日
要約：

【要約】【課題】寄生抵抗と寄生容量を低減し、かつ短チャネル効果を抑制する。【解決手段】少なくとも一部に直角よりも緩やかな側壁をもつ凹部を有するシリコン基板61と、凹部底面の上層にゲート絶縁膜67を挟んで形成されたゲート電極68と、ゲート電極68の側面にゲート絶縁膜67を挟んで形成され、かつ該ゲート絶縁膜67との境界面が基板表面66に対して傾きをもってシリコン基板61中に形成された第1のソース及びドレイン拡散層71a,71b並びに第2のソース及びドレイン拡散層72a,72bと、該基板表面66に接続する配線70a,70bとを具備してなり、ゲート電極68のエッジは、凹部の内側に位置し、かつ該ゲート電極68及びソース拡散層71a並びに該ゲート電極68及びドレイン拡散層71bが相対する領域を有することにより、該相対する領域でのソース及びドレインが蓄積層として動作する。

請求項（抜粋）：

少なくとも一部に直角よりも緩やかな側壁をもつ凹部を有する半導体層と、前記凹部底面の上層にゲート絶縁膜を挟んで形成されたゲート電極と、前記ゲート電極の側面に絶縁膜を挟んで形成され、かつ該絶縁膜との境界面が前記半導体層表面に対して傾きをもって前記半導体層中に形成されたソース領域及びドレイン領域と、前記半導体層表面に接続する配線コンタクトとを具備してなり、前記ゲート電極のエッジは、前記半導体層に設けられた凹部の内側に位置し、かつ該ゲート電極及び前記ソース領域又は該ゲート電極及び前記ドレイン領域の少なくとも一方が相対する領域を有することにより、該相対する領域での前記ソース領域又は前記ドレイン領域の少なくとも一方が蓄積層として動作するものであることを特徴とするMIS型半導体装置。

FI (2件)：

H01L 29/78 301 V , H01L 29/78 301 S

引用特許：

審査官引用 (6件)

半導体装置
公報種別：公開公報出願番号：特願平4-051581 出願人：株式会社東芝
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平5-268301 出願人：日本ビクター株式会社
半導体装置
公報種別：公開公報出願番号：特願平4-223842 出願人：株式会社日立製作所

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