特許
J-GLOBAL ID：200903015245356369
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
北村 修一郎
公報種別：公開公報
出願番号（国際出願番号）：特願2000-392474
公開番号（公開出願番号）：特開2001-230388
出願日： 2000年12月25日
公開日（公表日）： 2001年08月24日
要約：
【要約】【課題】 メモリセル領域と隣り合う論理回路領域間の段差を減らす。【解決手段】 ドレイン電極に第1コンタクトプラグを形成し、ソース電極に連結されるビット線と論理回路領域内の各電極らに連結される第1相互連結配線を形成し、第1コンタクトプラグに連結される第2コンタクトプラグを形成し、上部に層間絶縁膜134を平坦に形成し、その一部を部分的に除去し第1相互連結配線の一部を露出させるコンタクトを形成し、そこに伝導物質で埋め込んで第2相互連結配線を形成し、メモリセル領域上の層間絶縁膜部分を選択的に除去して積層型キャパシタが形成される空間を形成した後、層間絶縁膜の側面に電荷保存電極を形成し、メモリセル領域上の層間絶縁膜部分を除去し、電荷保存電極上に誘電体膜と上部電極を形成する。
請求項（抜粋）：
論理回路領域と、ゲート電極、ソース/ドレイン電極を有するトランジスタと積層型キャパシタ構造を有するメモリセル領域とを含む半導体装置を製造する方法において、前記ドレイン電極に連結される第1コンタクトプラグを形成し、前記ソース電極に連結されるビット線と前記論理回路領域内の各電極に連結される第1相互連結配線を形成する第1段階、前記第1コンタクトプラグに連結される第2コンタクトプラグを形成する第2段階、前記第2コンタクトプラグが形成された全体構造上に層間絶縁膜を平坦に形成する第3段階、前記層間絶縁膜の一部を部分的に除去して前記第1相互連結配線の上部の一部を露出させるコンタクトを形成し、前記コンタクトに伝導物質を埋め込んで第2相互連結配線を形成する第4段階、前記メモリセル領域上の層間絶縁膜部分を選択的に除去して積層型キャパシタが形成される空間を形成した後、前記層間絶縁膜の側面に電荷保存電極を形成し、前記メモリセル領域上の層間絶縁膜部分を除去する第5段階、前記電荷保存電極上に誘電体膜と上部電極を形成する第6段階、及び前記全体構造の上面に層間絶縁膜を平坦に形成する第7段階を含んでなることを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 21/8238
, H01L 27/092
H01L 27/10 621 C
, H01L 27/08 321 F
, H01L 27/10 681 F
