特許
J-GLOBAL ID：200903062304466775

半導体集積回路装置およびその製造方法

発明者：
福田 琢也

福田 琢也 について

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大路 譲

大路 譲 について

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小林 伸好

小林 伸好 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-350537
公開番号（公開出願番号）：特開平11-186518
出願日： 1997年12月19日
公開日（公表日）： 1999年07月09日
要約：
【要約】【課題】 立体化されたキャパシタと同層に形成された厚い絶縁膜を挟んで配置される第1層配線と第2層配線との接続信頼性を向上する。【解決手段】 キャパシタCと同層に形成される絶縁膜24によりキャパシタCに起因する段差を緩和し、CMP法により表面が平坦化された絶縁膜30の表面近傍に配線溝31および配線溝31の底面下部に接続孔33を形成する。そして配線溝31に銅を含む第2層配線32を、接続孔33に銅を含む接続部34を形成し、第2層配線32と第1層配線18とを長さが短縮化された接続部34で接続する。第2層配線32と接続部34とはCMP法を用いたダマシン法で一体に形成される。
請求項（抜粋）：
半導体基板のメモリセルアレイ領域に形成されたメモリセル選択用MISFETと、前記メモリセルアレイ領域の周辺の周辺回路領域に形成された周辺回路用MISFETと、前記メモリセル選択用MISFETおよび周辺回路用MISFETを覆う第1層間絶縁膜と、前記メモリセルアレイ領域の前記第1層間絶縁膜上に形成されたビット線と、前記ビット線上に形成され、前記メモリセル選択用MISFETの一方のソース・ドレイン領域に電気的に接続された下部電極を備えた情報蓄積用容量素子と、前記情報蓄積用容量素子と同層に形成され、前記情報蓄積用容量素子の高さに起因する前記メモリセルアレイ領域と前記周辺回路領域との段差を緩和または解消する第1の部分、および前記情報蓄積用容量素子を覆う第2の部分を含む第2層間絶縁膜とを有する半導体集積回路装置であって、前記第2層間絶縁膜は、その表面が平坦化され、かつ、その表面近傍に配線溝が形成されており、前記配線溝の内部には、前記表面と同一面内にその表面を有する配線が形成されていることを特徴とする半導体集積回路装置。
IPC (2件)：
H01L 27/108 ,  H01L 21/8242
FI (2件)：
H01L 27/10 681 F ,  H01L 27/10 621 C
引用特許：
出願人引用 (5件)
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審査官引用 (4件)
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