特許
J-GLOBAL ID：200903015365759092

外部素子にアクセスするためのデータ処理システムおよびそのための方法

発明者：
ウィリアム・シー・モイヤー

ウィリアム・シー・モイヤー について

, 
セク・リ・チン

セク・リ・チン について


出願人/特許権者：
モトローラ・インコーポレイテッド

モトローラ・インコーポレイテッド について


代理人 (1件)： 大貫 進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-026046
公開番号（公開出願番号）：特開平9-212451
出願日： 1997年01月24日
公開日（公表日）： 1997年08月15日
要約：
【要約】【課題】 バス構成を柔軟に変更可能なデータ処理システムおよびその動作方法を提供する。【解決手段】 データ・プロセッサ(10)は、種々のメモリ素子および外部周辺素子の双方と、柔軟にインターフェースを行う。制御レジスタ(94)が設けられ、データ・プロセッサのデータ・バス構成を動的に制御する。制御レジスタ(94)内の1組のビット(DSZ)が、データ・プロセッサと通信するデータの幅、および情報が通信される集積回路端子(124)の構成を示す構成制御信号を供給する。
請求項（抜粋）：
データ処理システム(10)であって:複数の集積回路端子(123);複数のアドレス値と、複数のデータ値と、複数の制御値とを通信する中央演算装置;前記中央演算装置に結合され、前記複数の制御値を受信する制御回路(102)であって、第1制御値と複数の内部制御値とを供給する前記制御回路(102);および前記制御回路に結合され、前記第1制御値を受信する第1制御レジスタ(300)であって、前記第1制御値に応答して、第1データ・サイズ値を選択的に供給し、前記第1データ・サイズ値は、前記複数の集積回路端子の第1部分によって通信される第1データ値の第1サイズを示す、前記第1制御レジスタ(300);から成ることを特徴とするデータ処理システム(10)。
引用特許：
審査官引用 (6件)
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