特許
J-GLOBAL ID：200903018006753223
TLBキャッシュのためのプリフェッチ
発明者：
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出願人/特許権者：
代理人 (1件)：
浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-100260
公開番号（公開出願番号）：特開2001-290706
出願日： 2001年03月30日
公開日（公表日）： 2001年10月19日
要約：
【要約】【課題】 マルチプロセッサ環境において保護メカニズムおよびダイナミックメモリ管理をサポートするために、メモリ管理ユニットを提供する。【解決手段】 デジタル信号プロセッサ(30)または他の処理装置で使用されるメモリ管理ユニット(42)に、プリフェッチコマンドに応答して仮想アドレスから物理アドレスへの変換を実行する回路を設ける。プリフェッチコマンドはダミーレジスタへの書き込みアクセスを実行することによって開始される。プリフェッチコマンドが検出されると、生成された仮想アドレスに関連する物理ベースアドレスがTLBに現在存在するか否かを確認するためにTLBがチェックされる。存在しなければ、ウォーキングテーブルロジックは、変換結果を取得するためにメインメモリ(34)のテーブルルックアップを実行する。ウォーキングテーブルロジックの動作は、DSPコア(36)による連続動作を妨げずに行われる。
請求項（抜粋）：
命令実行用プロセッサコアと、メモリ管理ユニットとを有するプロセッサであって、前記メモリ管理ユニットに、1セットのアドレスに関連する情報を格納するキャッシュと、前記プロセッサコアからの指定アドレスに関連するプリフェッチコマンドを検出する回路と、前記プロセッサコアによる命令実行中に前記プリフェッチコマンドに応答して前記指定アドレスに関連する情報を取得し、前記情報を前記キャッシュに格納するための回路とが含まれる前記プロセッサ。
IPC (7件)：
G06F 12/10 501
, G06F 12/10 505
, G06F 12/10 557
, G06F 9/38 310
, G06F 12/08 505
, G06F 12/08 519
, G06F 12/08 561
G06F 12/10 501 Z
, G06F 12/10 505 Z
, G06F 12/10 557
, G06F 9/38 310 X
, G06F 12/08 505 B
, G06F 12/08 519 Z
, G06F 12/08 561
