特許
J-GLOBAL ID：200903020134562303
半導体記憶装置、および半導体記憶装置の制御方法
発明者：
出願人/特許権者：
代理人 (2件)：
山中 郁生
, 富澤 孝
公報種別：公開公報
出願番号（国際出願番号）：特願2002-377039
公開番号（公開出願番号）：特開2004-206832
出願日： 2002年12月26日
公開日（公表日）： 2004年07月22日
要約：
【課題】データの連続読み出し時にサスペンド機能を行う出力制御信号に基づき、データの出力制御と共にサスペンド状態か否かの通知信号を同期動作させることができる半導体記憶装置及びその制御方法を提供すること【解決手段】出力イネーブル信号/OEをサスペンド命令として共用する際、同期化回路1により出力イネーブル信号/OEをクロック信号CLKに同期化して同期化出力イネーブル信号OEB_SYNCが出力される。同期化出力イネーブル信号OEB_SYNCはレディ制御回路2、出力バッファ回路3に供給され、データ出力とレディ信号RDYとの出力制御がクロック信号CLKに同期して行われる。クロック信号CLKにより同期化してデータ端子がハイインピーダンス状態となることに合わせてサスペンド状態に移行したことを通知することができる。システムバスが開放されたことを迅速に通知することができる。【選択図】 図1
請求項（抜粋）：
外部制御信号に同期して連続したデータ出力動作を行う半導体記憶装置において、
データの出力制御命令であると共に、連続データ出力時におけるサスペンド命令を兼ねる出力制御信号が入力される出力制御端子と、
前記出力制御端子に接続され、前記出力制御信号を前記外部制御信号に同期して取得し同期化出力制御信号として出力する同期化回路と、
前記同期化出力制御信号によりデータ出力の許否を同期制御する出力バッファ回路とを備えることを特徴とする半導体記憶装置。
IPC (2件)：
FI (3件)：
G11C17/00 601D
, G11C17/00 636B
, G11C17/00 631
5B025AD05
, 5B025AD15
, 5B025AE05
, 5B025AE08
