MOS型半導体装置の製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：前田弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-219956
公開番号（公開出願番号）：特開2000-058669
出願日： 1998年08月04日
公開日（公表日）： 2000年02月25日
要約：

【要約】【課題】しきい値電圧のばらつきを抑制しつつ、相異なるしきい値電圧を有する2つのMOSトランジスタを共通の基板に形成する製造方法を提供する。【解決手段】高しきい値電圧の第1MOSトランジスタを形成するための第1トランジスタ形成領域1と、低しきい値電圧の第2MOSトランジスタを形成するための第2トランジスタ形成領域2との上に、第1回目の熱処理を行なって第1の熱酸化膜10を形成した後、その上にCVD酸化膜11を積層する。この積層膜のうち第2トランジスタ形成領域2の部分を選択的に除去した後、第2回目の熱酸化を行なって、第2MOSトランジスタのゲート絶縁膜13を形成すると同時に、第1MOSトランジスタのゲート絶縁膜12のうちの第2の熱酸化膜13aを形成する。第1MOSトランジスタのゲート絶縁膜12のVg-Id特性が良好となりしきい値電圧のばらつきが抑制される。

請求項（抜粋）：

第1MOSトランジスタと該第1MOSトランジスタよりも低いしきい値電圧を有する第2MOSトランジスタとを共通の半導体基板上に有する半導体装置の製造方法であって、半導体基板の上面に、上記第1MOSトランジスタを形成するための第1領域と、上記第2MOSトランジスタを形成するための第2領域とを区画する素子分離領域を形成する第1の工程と、第1回目の熱酸化を行って、上記第1領域及び第2領域の上に第1の熱酸化膜を形成する第2の工程と、CVDを行なって、上記第1の熱酸化膜の上にCVD酸化膜を形成する第3の工程と、上記第1の熱酸化膜及びCVD膜のうち上記第2領域にある部分のみを選択的に除去する第4の工程と、第2回目の熱酸化を行って、上記第2領域には第2の熱酸化膜からなる上記第2MOSトランジスタのゲート絶縁膜を形成する一方、上記第1領域には、上記第1の熱酸化膜,CVD膜及び第2の熱酸化膜の積層膜からなる第1MOSトランジスタのゲート絶縁膜を形成する第5の工程と、上記第1及び第2の領域における上記各ゲート絶縁膜の上にそれぞれゲート電極を形成する第6の工程とを備えていることを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/8238 , H01L 27/092 , H01L 27/115 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (4件)：

H01L 27/08 321 D , H01L 27/08 321 K , H01L 27/10 434 , H01L 29/78 371

Fターム (31件)：

5F001AA08 , 5F001AA23 , 5F001AA41 , 5F001AB02 , 5F001AC01 , 5F001AD03 , 5F001AD62 , 5F001AG02 , 5F001AG03 , 5F001AG21 , 5F001AG29 , 5F001AG40 , 5F048AA09 , 5F048AB01 , 5F048AC03 , 5F048BA01 , 5F048BB05 , 5F048BB11 , 5F048BB13 , 5F048BB16 , 5F048BG12 , 5F083EP04 , 5F083EP27 , 5F083EP42 , 5F083EP49 , 5F083GA28 , 5F083JA03 , 5F083JA35 , 5F083NA02 , 5F083ZA05 , 5F083ZA07

引用特許：

審査官引用 (7件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平8-176320 出願人：株式会社リコー
半導体装置の製造方法及び半導体装置
公報種別：公開公報出願番号：特願平8-141570 出願人：株式会社日立製作所
特開平2-153574

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