特許
J-GLOBAL ID：200903020467531774
半導体記憶素子およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-188536
公開番号（公開出願番号）：特開平11-031792
出願日： 1997年07月14日
公開日（公表日）： 1999年02月02日
要約：
【要約】【課題】 メモリ動作に必要な大きさの電圧が強誘電体膜に印加されるMFMIS型構造であって、高集積化が可能な構造の実現を図る。【解決手段】 Si基板10の上にゲート構造12を具えている。ゲート構造12は、ゲート絶縁膜22、下部電極24、強誘電体膜26および上部電極28をこの順序で積層させて形成している。下部電極24の上にはバッファ絶縁膜30を具えていて、強誘電体膜26は、このバッファ絶縁膜30に形成されたコンタクト孔32の中に埋め込み形成されている。このように、強誘電体膜26と接触している上部電極28の下面の、この強誘電体膜26との接触面積を、ゲート絶縁膜22と接触している下部電極24の下面の、このゲート絶縁膜22との接触面積よりも小さくしてある。
請求項（抜粋）：
ゲート絶縁膜、下部電極、強誘電体膜および上部電極が半導体基板のアクティブ領域の上に順次に積層したゲート構造を具えており、前記半導体基板に第1および第2主電極領域を設けてあり、前記強誘電体膜と接触している前記上部電極の下面の、当該強誘電体膜との接触面積を、前記ゲート絶縁膜と接触している前記下部電極の下面の、当該ゲート絶縁膜との接触面積よりも小さくしてあることを特徴とする半導体記憶素子。
IPC (6件)：
H01L 27/10 451
, H01L 27/04
, H01L 21/822
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 451
, H01L 27/04 C
, H01L 29/78 371
