特許
J-GLOBAL ID：200903021502478837
メモリセル装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
山口 巖
公報種別：公表公報
出願番号（国際出願番号）：特願2000-538387
公開番号（公開出願番号）：特表2002-508594
出願日： 1999年03月17日
公開日（公表日）： 2002年03月19日
要約：
【要約】本発明は、半導体基板(10)の主面の範囲に複数のメモリセル(230)が存在し、それらのメモリセルがそれぞれソース(29)、ゲート(WL1もしくはWL2)及びドレイン(60)を有する少なくとも1個のMOSトランジスタを含んでおり、メモリセルがほぼ平行に延びるメモリセルの列内に配置されており、隣接するメモリセルの列が絶縁トレンチ(20)により絶縁されており、隣接するメモリセルの列がそれぞれ少なくとも1つのビット線(60)を含んでおり、その際2つの隣接するメモリセルの列のビット線が互いに対向しているメモリセル装置に関する。本発明では、メモリセル装置は、絶縁トレンチが半導体基板(10)内にビット線よりも深く侵入しており、また絶縁トレンチ(20)の下方にソース(29)及び/又はドレインの少なくとも一部の範囲がある。更に本発明はこのメモリセル装置の製造方法に関する。
請求項（抜粋）：
-半導体基板(10)の主面の範囲内に複数のメモリセル (230)が存在し、-それらのメモリセル(230)がそれぞれソース(29)、ゲート(WL1も しくはWL2)及びドレイン(60)を有する少なくとも1個のMOSトラン ジスタを含んでおり、-メモリセル(230)がほぼ平行に延びるメモリセルの列内に配置されており、-隣接するメモリセルの列が絶縁トレンチ(20)により絶縁されており、-隣接するメモリセルの列がそれぞれ少なくとも1つのビット線(60、60′ 、60′′)を含んでおり、その際-2つの隣接するメモリセルの列のビット線(60、60′、60′′)が互いに 向かい合っているメモリセル装置において、 絶縁トレンチ(20)が半導体基板(10)内にビット線(60、60′、60′′)よりも深く侵入しており、また絶縁トレンチ(20)の下方にソース(29)及び/又はドレインの少なくとも一部の範囲があることを特徴とするメモリセル装置。
IPC (3件)：
H01L 21/8246
, H01L 27/112
, G11C 17/08
H01L 27/10 433
, G11C 17/00 301
5B003AA05
, 5B003AB05
, 5B003AC01
, 5B003AC02
, 5B003AC06
, 5F083CR02
, 5F083JA04
, 5F083JA35
, 5F083JA38
, 5F083JA39
, 5F083KA07
, 5F083KA08
, 5F083PR03
, 5F083PR05
, 5F083PR29
, 5F083PR37
, 5F083PR40
