特許
J-GLOBAL ID：200903021822776364

素子間分離のための半導体構造中の素子間のボイドの使用

発明者：
チェン,ジアン

チェン,ジアン について

, 
東谷 政昭

東谷 政昭 について


出願人/特許権者：
サンディスク コーポレイション

サンディスク コーポレイション について


代理人 (1件)： 井ノ口 壽
公報種別：公表公報
出願番号（国際出願番号）：特願2006-532783
公開番号（公開出願番号）：特表2007-501531
出願日： 2004年05月03日
公開日（公表日）： 2007年01月25日
要約：
記憶素子間の静電結合レベルを低減するために、隣接する電荷記憶素子を有するフラッシュEEPROMまたは他のタイプのメモリセルアレイを素子間にガスが充填されているボイドとともに形成し、これにより電荷記憶素子間の漏れ結合およびアレイから読み出されるデータ中に結果として生じるエラーを低減する。
請求項（抜粋）：
半導体基板上に形成される不揮発性メモリセルアレイにおいて、 基板により担持された電荷記憶素子アレイと、 電荷記憶素子にわたって第1の方向に延在し、電荷記憶素子の第2の方向に離間する距離だけ第2の方向に離間している複数の導電性コントロールゲートラインであって、前記第1の方向と第2の方向とは互いに直角であり、 少なくとも電荷記憶素子とコントロールゲートとを含む複数の積層構造が、前記積層構造の厚さの1/5よりも小さい距離だけ第2の方向に離間している複数の導電性コントロールゲートラインと、 前記積層構造の隣接する電荷記憶素子間にボイドを残しつつ、前記積層構造間の空間の上部を充填する第2の方向の積層構造間にある誘電体材料と、 を含む半導体基板上に形成される不揮発性メモリセルアレイ。
IPC (4件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L27/10 434 ,  H01L29/78 371
Fターム (27件)：
5F083EP02 ,  5F083EP23 ,  5F083EP27 ,  5F083EP55 ,  5F083EP68 ,  5F083EP76 ,  5F083EP77 ,  5F083ER22 ,  5F083GA13 ,  5F083JA39 ,  5F083JA56 ,  5F083JA57 ,  5F083NA08 ,  5F083PR21 ,  5F083PR22 ,  5F083ZA21 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BD02 ,  5F101BD07 ,  5F101BD33 ,  5F101BD34 ,  5F101BD35 ,  5F101BF05 ,  5F101BF08 ,  5F101BH02
引用特許：
出願人引用 (23件)
  • 米国特許第5,070,032号
  • 米国特許第5,774,397号
  • 米国特許第6,046,935号
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審査官引用 (5件)
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