半導体装置

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-252158
公開番号（公開出願番号）：特開2002-076299
出願日： 2000年08月23日
公開日（公表日）： 2002年03月15日
要約：

【要約】【課題】シリコン基板に結晶欠陥が発生するのを抑制して、動作の信頼性が確保され高い歩留まりが得られる半導体装置を提供する。【解決手段】シリコン基板2に形成された溝にトレンチ分離酸化膜3が形成されている。そのトレンチ分離酸化膜3上にフローティングゲート電極10a〜10dおよびコントロールゲート電極12a〜12dが形成されている。フローティングゲート電極等によって挟まれた領域にシリコン基板2の表面を露出する開口部3aが形成されている。開口部3aを埋込むとともにコントロールゲート電極を覆うようにBPTEOS膜16が形成されている。BPTEOS膜16によって埋込まれた開口部3a内にボイド20が形成されている。

請求項（抜粋）：

主表面を有する半導体基板と、前記半導体基板の主表面に形成された溝と、前記溝に埋込まれた第1絶縁膜と、前記第1絶縁膜上に間隔を隔てて形成された2つの導電層と、前記2つの導電層によって挟まれた領域の直下に位置する前記半導体基板の表面を露出する、前記第1絶縁膜に形成された開口部と、前記開口部を埋込むとともに、前記2つの導電層を覆うように形成された第2絶縁膜と、前記第2絶縁膜によって埋込まれた前記開口部内に形成された空隙とを備えた、半導体装置。

IPC (6件)：

H01L 27/108 , H01L 21/8242 , H01L 21/8247 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (4件)：

H01L 27/10 681 C , H01L 27/10 434 , H01L 27/10 681 D , H01L 29/78 371

Fターム (24件)：

5F001AA01 , 5F001AB08 , 5F001AD51 , 5F001AD60 , 5F083EP02 , 5F083EP23 , 5F083EP55 , 5F083EP77 , 5F083ER22 , 5F083GA03 , 5F083JA04 , 5F083JA35 , 5F083JA39 , 5F083JA56 , 5F083KA01 , 5F083KA05 , 5F083KA14 , 5F083LA12 , 5F083LA16 , 5F083LA20 , 5F083MA06 , 5F083MA20 , 5F083NA01 , 5F083NA08

引用特許：

審査官引用 (5件)

半導体デバイスの配線構造及び形成方法
公報種別：公開公報出願番号：特願平10-373267 出願人：エルジイ・セミコン・カンパニイ・リミテッド
半導体メモリアレイ装置およびその製造方法
公報種別：公開公報出願番号：特願平10-266471 出願人：松下電子工業株式会社
不揮発性半導体メモリ
公報種別：公開公報出願番号：特願平10-231568 出願人：株式会社東芝

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