特許
J-GLOBAL ID：200903034020693085

半導体メモリアレイ装置およびその製造方法

発明者：
佐藤 和夫

佐藤 和夫 について


出願人/特許権者：
松下電子工業株式会社

松下電子工業株式会社 について


代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-266471
公開番号（公開出願番号）：特開2000-100976
出願日： 1998年09月21日
公開日（公表日）： 2000年04月07日
要約：
【要約】【課題】読み出し動作時に、隣接EEEPROMセルの状態に依存しない手段を講じることにより、安定した読み出し動作を実現する半導体メモリアレイ装置およびその製造方法を提供する。【解決手段】一導電型の半導体基板1内にソース領域3およびドレイン領域4を有し、半導体基板1上の所定の領域にゲート絶縁膜5を有し、このゲート絶縁膜5上にフローティングゲート電極6を有し、このフローティングゲート電極6上に層間絶縁膜7を介してコントロールゲート電極8を有するメモリセルを、少なくとも2つ以上備えた半導体メモリアレイ装置であって、各々のフローティングゲート電極6の間に酸化シリコン膜より低い誘電率の絶縁膜18を備えている。
請求項（抜粋）：
一導電型の半導体基板内にソース領域およびドレイン領域を有し、前記半導体基板上の所定の領域に第1の絶縁膜を有し、この第1の絶縁膜上にフローティングゲート電極を有し、このフローティングゲート電極上に第2の絶縁膜を介してコントロールゲート電極を少なくとも有するメモリセルを、少なくとも2つ以上備えた半導体メモリアレイ装置であって、前記半導体メモリアレイ装置の各々の前記フローティングゲート電極の間に酸化シリコン膜より低い誘電率の絶縁膜を備えたことを特徴とする半導体メモリアレイ装置。
IPC (4件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (47件)：
5F001AA06 ,  5F001AA25 ,  5F001AA43 ,  5F001AA60 ,  5F001AB03 ,  5F001AB07 ,  5F001AB08 ,  5F001AB09 ,  5F001AC02 ,  5F001AC06 ,  5F001AD62 ,  5F001AE03 ,  5F001AF24 ,  5F001AG02 ,  5F001AG10 ,  5F001AG21 ,  5F001AG22 ,  5F001AG24 ,  5F001AG30 ,  5F083EP02 ,  5F083EP23 ,  5F083EP24 ,  5F083EP27 ,  5F083EP30 ,  5F083ER02 ,  5F083ER03 ,  5F083ER05 ,  5F083ER09 ,  5F083ER14 ,  5F083ER15 ,  5F083ER19 ,  5F083ER20 ,  5F083ER21 ,  5F083GA03 ,  5F083GA12 ,  5F083GA30 ,  5F083JA02 ,  5F083JA04 ,  5F083JA32 ,  5F083JA60 ,  5F083KA01 ,  5F083NA02 ,  5F083PR03 ,  5F083PR12 ,  5F083PR21 ,  5F083PR33 ,  5F083PR40
引用特許：
審査官引用 (7件)
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