特許
J-GLOBAL ID：200903022813584289

半導体装置及びその製造方法

発明者：
西部 栄次

西部 栄次 について

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菊地 修一

菊地 修一 について

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上原 正文

上原 正文 について

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安齊 勝義

安齊 勝義 について


出願人/特許権者：
三洋電機株式会社

三洋電機株式会社 について


代理人 (2件)： 須藤 克彦 ,  岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願2002-192998
公開番号（公開出願番号）：特開2004-039774
出願日： 2002年07月02日
公開日（公表日）： 2004年02月05日
要約：
【課題】DMOSタイプの高耐圧トランジスタの動作耐圧の向上を図る。【解決手段】ボディ層は、N+型ソース層とN型の第1ドレイン層4との間のチャネル領域CHを含んで深く形成された第1のボディ層3と、この第1のボディ層3からN型の第1ドレイン層4の下の領域に張り出して浅く形成された第2のボディ層6とから構成されるようにした。第2のボディ層6の不純物濃度は第1のボディ層3の不純物濃度とは無関係に低く設定できるようになるので、ドレイン電圧による電界をこの部分で緩和することができる。【選択図】図8
請求項（抜粋）：
第1導電型の半導体基板と、この半導体基板の表面に設けられた第2導電型のウエル領域と、この第2導電型のウエル領域に表面に設けられた第1導電型のボディ層と、このボディ層の表面に配置されたゲート絶縁膜と、このゲート絶縁膜上に配置されたゲート電極と、このゲート電極の一方の端に隣接し、前記ボディ層の表面に配置された第2導電型のソース層と、前記ソース層と離れた前記ウエル領域の表面領域に配置された第2導電型の第1ドレイン層と、前記ゲート電極の他方の端から離間して前記第1ドレイン層の表面に配置された第2導電型の第2ドレイン層と、を具備する半導体装置であって、 前記ボディ層は前記ソース層と前記第1ドレイン層との間のチャネル領域を含んで深く形成された第1のボディ層と、この第1のボディ層から前記第1ドレイン層の下の領域に張り出して浅く形成された第2のボディ層と、から成ることを特徴とする半導体装置。
IPC (1件)：
H01L29/78
FI (1件)：
H01L29/78 301D
Fターム (32件)：
5F140AA18 ,  5F140AA25 ,  5F140AA39 ,  5F140AC21 ,  5F140BB06 ,  5F140BB13 ,  5F140BC06 ,  5F140BC15 ,  5F140BD05 ,  5F140BD19 ,  5F140BE03 ,  5F140BE07 ,  5F140BE11 ,  5F140BF01 ,  5F140BF04 ,  5F140BF44 ,  5F140BG28 ,  5F140BG37 ,  5F140BH07 ,  5F140BH08 ,  5F140BH13 ,  5F140BH15 ,  5F140BH30 ,  5F140BJ25 ,  5F140BJ27 ,  5F140BJ28 ,  5F140BK13 ,  5F140BK26 ,  5F140CB01 ,  5F140CB08 ,  5F140CC07 ,  5F140CC12
引用特許：
審査官引用 (6件)
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