特許
J-GLOBAL ID：200903023205153085

半導体多層構造

発明者：
安富 敬三

安富 敬三 について


出願人/特許権者：
信越半導体株式会社

信越半導体株式会社 について


代理人 (1件)： 菅原 正倫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-275239
公開番号（公開出願番号）：特開2003-086520
出願日： 2001年09月11日
公開日（公表日）： 2003年03月20日
要約：
【要約】【課題】 基板とその上に成長する化合物層との間の線膨張係数の差が大きい場合にも、残留する熱応力レベルを軽減することができ、ひいてはウェーハの反りやエピタキシャル層への欠陥発生などを効果的に抑制できる半導体多層構造を提供する。【解決手段】 半導体多層構造をなすエピタキシャルウェーハ50は、単結晶基板1の主表面上にバッファ層2を介して化合物半導体からなる素子層3をヘテロエピタキシャル成長させた構造をなす。そして、バッファ層2内には、単結晶基板1と素子層3との線膨張係数差に起因して生ずる熱応力を自身の転位導入変形に基づいて緩和する熱応力緩和層が設けられている。
請求項（抜粋）：
単結晶基板の主表面上にバッファ層を介して化合物半導体からなる素子層をヘテロエピタキシャル成長させた構造をなし、前記単結晶基板と前記素子層との線膨張係数差に起因して生ずる応力を自身の転位導入変形に基づいて緩和する応力緩和層が、前記バッファ層内に設けられていることを特徴とする半導体多層構造。
IPC (8件)：
H01L 21/205 ,  C23C 16/34 ,  H01L 21/20 ,  H01L 21/338 ,  H01L 29/778 ,  H01L 29/812 ,  H01L 33/00 ,  H01S 5/323 610
FI (7件)：
H01L 21/205 ,  C23C 16/34 ,  H01L 21/20 ,  H01L 33/00 C ,  H01S 5/323 610 ,  H01L 29/80 H ,  H01L 29/80 B
Fターム (54件)：
4K030AA11 ,  4K030BA38 ,  4K030BB12 ,  4K030CA05 ,  4K030FA10 ,  4K030LA14 ,  5F041AA40 ,  5F041CA34 ,  5F041CA40 ,  5F041CA64 ,  5F045AA04 ,  5F045AB09 ,  5F045AB14 ,  5F045AC12 ,  5F045AD10 ,  5F045AD11 ,  5F045AD13 ,  5F045AD14 ,  5F045AD15 ,  5F045AF02 ,  5F045AF09 ,  5F045BB13 ,  5F045CA06 ,  5F045CA07 ,  5F045CA10 ,  5F045CA12 ,  5F045CB01 ,  5F045CB02 ,  5F045DA53 ,  5F045DA63 ,  5F052JA01 ,  5F052KA01 ,  5F052KA05 ,  5F073CA03 ,  5F073CB04 ,  5F073CB05 ,  5F073CB06 ,  5F073DA04 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ10 ,  5F102GK04 ,  5F102GK08 ,  5F102GK09 ,  5F102GL04 ,  5F102GM04 ,  5F102GM07 ,  5F102GM08 ,  5F102GN04 ,  5F102GQ01 ,  5F102GR04 ,  5F102HC01
引用特許：
審査官引用 (6件)
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