特許

J-GLOBAL ID：200903023686052813

半導体集積回路装置の製造方法および半導体集積回路装置

発明者： 黒田 謙一 ,  橋本 孝司 ,  宿利 章二
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-169769
公開番号（公開出願番号）：特開2000-012802
出願日： 1998年06月17日
公開日（公表日）： 2000年01月14日
要約：

【要約】【課題】 ビット線の配線部の導電性部材とビット線用接続孔内の導電性部材との間の接触抵抗を無くす。【解決手段】 メモリセル選択トランジスタQsと、これに直列に接続された情報蓄積用容量素子とで構成される複数のメモリセルを半導体基板1に設け、メモリセル選択MIS・FETQsの活性領域が平面孤立矩形状で構成され、かつ、ビット線BLの一部がその延在方向に対して交差する方向に延びその延在部が活性領域に形成された半導体領域に平面的に重なり電気的に接続される構造を有するDRAMにおいて、ビット線BLをビット線用の接続孔14bとビット線用の配線溝15aとに埋め込まれた導体膜16b1,16b2 とで構成した。

請求項（抜粋）：

メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成される複数のメモリセルを半導体基板に設けている半導体集積回路装置の製造方法であって、(a)前記半導体基板に平面孤立矩形状の第1領域を形成する工程、(b)前記第1領域に対し交差する方向に延びるワード線を半導体基板上に形成する工程、(c)前記第1領域に前記メモリセル選択トランジスタのソースおよびドレイン用の一対の半導体領域を前記ワード線直下のチャネル領域を挟んで形成する工程、(d)前記(a)〜(c)工程により形成されたメモリセル選択トランジスタを覆う第1の層間絶縁膜を形成する工程、(e)前記第1の層間絶縁膜に、ビット線用の配線溝と、前記ビット線用の配線溝の一部であって前記ビット線用の配線溝の延在方向に対して平面的に交差する方向に延び、前記メモリセル選択トランジスタの一方の半導体領域に平面的に重なる領域に、そのビット線用の配線溝に一体的につながり、かつ、前記メモリセル選択トランジスタの一方の半導体領域が露出されるビット線用の接続孔とを形成する工程、(f)前記ビット線用の配線溝およびビット線用の接続孔に導電性部材を埋め込み、ビット線用の配線溝内における配線部と、ビット線用の接続孔内における接続部とが一体的に成形されてなるビット線を形成する工程、(g)前記ビット線よりも上方に、前記メモリセル選択トランジスタの他方の半導体領域と電気的に接続される情報蓄積用容量素子を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/3205

FI (4件)：

H01L 27/10 681 F ,  H01L 21/88 Z ,  H01L 27/10 621 C ,  H01L 27/10 681 B

Fターム (63件)：

5F033AA02 ,  5F033AA04 ,  5F033AA12 ,  5F033AA17 ,  5F033AA29 ,  5F033AA64 ,  5F033AA65 ,  5F033BA04 ,  5F033BA12 ,  5F033BA15 ,  5F033BA24 ,  5F033BA25 ,  5F033BA33 ,  5F033CA04 ,  5F033CA07 ,  5F033CA09 ,  5F033DA03 ,  5F033DA16 ,  5F033DA35 ,  5F033EA25 ,  5F033EA27 ,  5F033EA28 ,  5F033EA29 ,  5F083AD10 ,  5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083BS27 ,  5F083BS46 ,  5F083GA02 ,  5F083JA05 ,  5F083JA06 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083JA56 ,  5F083JA58 ,  5F083KA05 ,  5F083KA15 ,  5F083KA16 ,  5F083KA20 ,  5F083MA02 ,  5F083MA04 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR01 ,  5F083PR03 ,  5F083PR06 ,  5F083PR23 ,  5F083PR29 ,  5F083PR34 ,  5F083PR37 ,  5F083PR39 ,  5F083PR40 ,  5F083PR43 ,  5F083PR45 ,  5F083PR46 ,  5F083PR53 ,  5F083PR55 ,  5F083PR56 ,  5F083ZA07

引用特許：

審査官引用 (7件)

• 特開平3-283658
  
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平6-158779   出願人：三菱電機株式会社
• 記憶セルの埋込ビット線アレイを形成する方法
  公報種別：公開公報   出願番号：特願平5-129154   出願人：ミクロン・テクノロジー・インコーポレーテッド
• 半導体集積回路装置およびその製造方法
  公報種別：公開公報   出願番号：特願平8-136318   出願人：株式会社日立製作所
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-191791   出願人：日本電気株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平6-147677   出願人：株式会社東芝
• 半導体装置の配線形成方法
  公報種別：公開公報   出願番号：特願平8-138315   出願人：三星電子株式会社