特許
J-GLOBAL ID：200903023937078140
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
恩田 博宣 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-012171
公開番号（公開出願番号）：特開2003-218036
出願日： 2002年01月21日
公開日（公表日）： 2003年07月31日
要約：
【要約】【課題】トレンチ内に配置される第1導電型層/第2導電型層/第1導電型層の積層構造体における第2導電型層のトレンチ底部での薄膜化を回避することができるようにする。【解決手段】シリコン基板1にトレンチ2を形成し、トレンチ2内を含めた基板1上にN-型のエピタキシャル膜3aを形成し、塩化水素または水素を含んだ雰囲気において塩化水素または水素の気相エッチング作用を用いエピタキシャル膜3aの一部をエッチング処理する。このエッチング処理時において、同膜3aの形成温度・圧力よりも高い条件で行う。その後、N-型のエピタキシャル膜、P型エピタキシャル膜、N+型エピタキシャル膜を形成する。
請求項（抜粋）：
半導体基板(1,11,21)にトレンチ(2,12,22)を形成する工程と、エピタキシャル成長法により前記トレンチ(2,12,22)内を含めた半導体基板(1,11,21)上に第1導電型のエピタキシャル膜(3a,13a,23a)を形成する工程と、ハロゲン化物または水素を含んだ雰囲気においてハロゲン化物または水素の気相エッチング作用を用い前記エピタキシャル膜(3a,13a,23a)の一部をエッチング処理する工程と、エピタキシャル成長法により前記トレンチ(2,12,22)内を含めた半導体基板(1,11,21)上に第1導電型のエピタキシャル膜(3b,13b,23b)を形成する工程と、エピタキシャル成長法により前記トレンチ(2,12,22)内を含めた半導体基板(1,11,21)上に第2導電型のエピタキシャル膜(4,14,24)を形成する工程と、エピタキシャル成長法により前記トレンチ(2,12,22)内を含めた半導体基板(1,11,21)上に第1導電型のエピタキシャル膜(5,15,25)を形成する工程と、前記半導体基板(1,11,21)上のエピタキシャル膜(3a,3b,4,5,13a,13b,14,15,23a,23b,24,25)の表面を平坦化する工程と、を備えた半導体装置の製造方法であって、前記エピタキシャル膜(3a)の一部のエッチング処理を同膜(3a)の形成温度・圧力よりも高い条件で行う、あるいは、同エッチング処理後の第1導電型のエピタキシャル膜(13b)の形成後、または、第2導電型のエピタキシャル膜(24)の形成後においてトレンチ内のエピタキシャル膜に対し熱処理を施すことにより、トレンチ底部に集中する応力を緩和するようにしたことを特徴とする半導体装置の製造方法。
IPC (6件)：
H01L 21/205
, H01L 21/22
, H01L 21/223
, H01L 21/324
, H01L 29/78 652
, H01L 29/78 653
H01L 21/205
, H01L 21/22 V
, H01L 21/223 V
, H01L 21/324 X
, H01L 29/78 652 G
, H01L 29/78 653 A
5F045AA06
, 5F045AC03
, 5F045AC05
, 5F045AC13
, 5F045AC15
, 5F045AC19
, 5F045AD15
, 5F045AD16
, 5F045AE25
, 5F045BB16
, 5F045BB19
, 5F045DA52
, 5F045DB05
, 5F045HA13
, 5F045HA16
