特許
J-GLOBAL ID：200903024158741530

半導体装置及びその製造方法

発明者：
篠 智彰

篠 智彰 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-358332
公開番号（公開出願番号）：特開2002-261292
出願日： 2001年11月22日
公開日（公表日）： 2002年09月13日
要約：
【要約】【課題】 寄生容量を低減することが可能な半導体装置及びその製造方法を提供する。【解決手段】 半導体装置は、素子領域16内に形成されたP-型の基板電位制御層17と、この基板電位制御層17上にゲート絶縁膜を介して選択的に形成されたゲート電極20と、少なくともこのゲート電極20の一部及び基板電位制御層17の一部上に形成された絶縁膜マスク27と、この絶縁膜マスク27及びゲート電極20で覆われていない素子領域19内に、ゲート電極20と隣接して形成されたN+型のソース・ドレイン領域29、29’とを具備する。
請求項（抜粋）：
素子領域内に形成された第1導電型の半導体層と、前記半導体層上にゲート絶縁膜を介して選択的に形成された第1のゲート電極と、少なくとも前記第1のゲート電極の一部及び前記半導体層の一部上に形成された第1の絶縁膜マスクと、前記第1の絶縁膜マスク及び前記第1のゲート電極で覆われていない前記素子領域内に前記第1のゲート電極に隣接して形成され、ソース又はドレインとして使用される第2導電型の一対の第1の拡散領域とを具備することを特徴とする半導体装置。
IPC (3件)：
H01L 29/786 ,  H01L 21/336 ,  H01L 29/78
FI (3件)：
H01L 29/78 626 B ,  H01L 29/78 301 X ,  H01L 29/78 301 L
Fターム (53件)：
5F110AA02 ,  5F110AA03 ,  5F110AA06 ,  5F110AA09 ,  5F110AA15 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE24 ,  5F110EE32 ,  5F110EE37 ,  5F110EE42 ,  5F110GG02 ,  5F110GG12 ,  5F110GG34 ,  5F110GG52 ,  5F110GG60 ,  5F110HJ13 ,  5F110HK05 ,  5F110HM12 ,  5F110HM15 ,  5F110NN62 ,  5F110PP01 ,  5F110QQ05 ,  5F110QQ11 ,  5F140AA01 ,  5F140AA02 ,  5F140AA10 ,  5F140AA11 ,  5F140AA24 ,  5F140AC09 ,  5F140AC36 ,  5F140BA01 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BF51 ,  5F140BG08 ,  5F140BG09 ,  5F140BG12 ,  5F140BG14 ,  5F140BH14 ,  5F140BH30 ,  5F140BH43 ,  5F140BH47 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK02 ,  5F140CB04 ,  5F140CF04
引用特許：
審査官引用 (6件)
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