特許

J-GLOBAL ID：200903024333390770

半導体装置

発明者： 小澤 良夫 ,  山本 明人 ,  田中 正幸 ,  名取 克晃 ,  関根 克行 ,  西田 大介 ,  藤塚 良太
出願人/特許権者： 株式会社東芝
代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2006-112191
公開番号（公開出願番号）：特開2007-287858
出願日： 2006年04月14日
公開日（公表日）： 2007年11月01日
要約：

【課題】記憶容量の大容量化に伴うメモリ誤動作の発生を抑制できる不揮発性メモリを含む半導体装置を提供すること。【解決手段】半導体装置は、半導体基板と、前記半導体基板上に設けられた複数の不揮発性メモリセルとを備えた半導体装置であって、前記不揮発性メモリセルは、前記半導体基板上に設けられた第1の絶縁膜101と、第1の絶縁膜101上に設けられた電荷蓄積層102と、電荷蓄積層102の上方に設けられた制御ゲート電極105と、制御ゲート電極105と電荷蓄積層102との間に設けられた第2の絶縁膜104(1041 ,1042 )とを備え、隣接する電荷蓄積層102間の第2の絶縁膜1041 は、電荷蓄積層102の上面上の第2の絶縁膜1042 よりも誘電率が低い第1の領域を含み、かつ、第1の領域は、電荷蓄積層102の上面上の第2の絶縁膜1042 とは組成が異なることを特徴とする。【選択図】図1

請求項（抜粋）：

半導体基板と、 前記半導体基板上に設けられた複数の不揮発性メモリセルと を具備してなる半導体装置であって、 前記不揮発性メモリセルは、 前記半導体基板上に設けられた第1の絶縁膜と、 前記第1の絶縁膜上に設けられた電荷蓄積層と、 前記電荷蓄積層の上方に設けられた制御ゲート電極と、 前記制御ゲート電極と前記電荷蓄積層との間に設けられた第2の絶縁膜とを備え、 前記不揮発性メモリセルのチャネル幅方向の断面において、隣接する電荷蓄積層間の前記第2の絶縁膜は、前記電荷蓄積層の上面上の前記第2の絶縁膜よりも誘電率が低い第1の領域を含み、かつ、前記第1の領域は、前記電荷蓄積層の上面上の前記第2の絶縁膜とは組成が異なることを特徴とする半導体装置。

IPC (4件)：

H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L27/10 434 ,  H01L29/78 371

Fターム (21件)：

5F083EP02 ,  5F083EP18 ,  5F083EP22 ,  5F083EP53 ,  5F083EP56 ,  5F083EP76 ,  5F083GA03 ,  5F083GA09 ,  5F083GA13 ,  5F083JA35 ,  5F083JA53 ,  5F083NA01 ,  5F083PR37 ,  5F083PR40 ,  5F101BA26 ,  5F101BA36 ,  5F101BA45 ,  5F101BB08 ,  5F101BD34 ,  5F101BD35 ,  5F101BH09

引用特許：

出願人引用 (1件)

• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願2003-192493   出願人：株式会社東芝

審査官引用 (5件)

• 不揮発性半導体記憶装置およびその製造方法
  公報種別：公開公報   出願番号：特願2005-201891   出願人：株式会社東芝
• 半導体不揮発性記憶装置の製造方法
  公報種別：公開公報   出願番号：特願平4-058654   出願人：日本電気株式会社
• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願2003-192493   出願人：株式会社東芝
• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願2003-070136   出願人：株式会社東芝
• 半導体記憶装置及び半導体記憶装置の製造方法
  公報種別：公開公報   出願番号：特願2004-042622   出願人：株式会社東芝