特許
J-GLOBAL ID：200903050168103070

半導体記憶装置及び半導体記憶装置の製造方法

発明者：
小澤 良夫

小澤 良夫 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (7件)： 三好 秀和 ,  岩▲崎▼ 幸邦 ,  川又 澄雄 ,  中村 友之 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2004-042622
公開番号（公開出願番号）：特開2005-235987
出願日： 2004年02月19日
公開日（公表日）： 2005年09月02日
要約：
【課題】 スタック型メモリセルの書き込み/消去動作電圧を低減し、これによりメモリセルの高集積化や消費電力低減を実現することが可能な半導体記憶装置及び半導体記憶装置の製造方法を提供する。【解決手段】 トンネル効果で電気伝導するゲート絶縁膜2と、このゲート絶縁膜2上の浮遊ゲート電極21と、この浮遊ゲート電極21上に配置され、膜厚の半分よりも下層側に正電荷層を有する電極間絶縁膜11と、この電極間絶縁膜11上の制御ゲート電極24とを備えるメモリセルトランジスタを複数個配置する。【選択図】 図5
請求項（抜粋）：
基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、 該ゲート絶縁膜上の浮遊ゲート電極と、 該浮遊ゲート電極上に配置され、膜厚の半分よりも下層側に正電荷層を有する電極間絶縁膜と、 該電極間絶縁膜上の制御ゲート電極 とを備えるメモリセルトランジスタを複数個配置したことを特徴とする半導体記憶装置。
IPC (4件)：
H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (45件)：
5F083EP02 ,  5F083EP04 ,  5F083EP23 ,  5F083EP32 ,  5F083EP56 ,  5F083EP57 ,  5F083EP76 ,  5F083EP78 ,  5F083ER03 ,  5F083JA02 ,  5F083JA04 ,  5F083JA05 ,  5F083JA06 ,  5F083JA14 ,  5F083JA19 ,  5F083JA35 ,  5F083JA37 ,  5F083LA04 ,  5F083LA05 ,  5F083MA06 ,  5F083MA19 ,  5F083NA08 ,  5F083PR03 ,  5F083PR05 ,  5F083PR12 ,  5F083PR15 ,  5F083PR21 ,  5F083PR33 ,  5F083PR36 ,  5F101BA01 ,  5F101BA28 ,  5F101BA29 ,  5F101BA35 ,  5F101BB05 ,  5F101BC02 ,  5F101BD22 ,  5F101BD33 ,  5F101BD34 ,  5F101BH02 ,  5F101BH03 ,  5F101BH06 ,  5F101BH09 ,  5F101BH14 ,  5F101BH15 ,  5F101BH16
引用特許：
出願人引用 (1件) 審査官引用 (5件)
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