特許
J-GLOBAL ID：200903029947852012

半導体記憶装置及びその製造方法

発明者：
小澤 良夫

小澤 良夫 について

, 
田中 正幸

田中 正幸 について

, 
荒井 史隆

荒井 史隆 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (7件)： 三好 秀和 ,  岩▲崎▼ 幸邦 ,  川又 澄雄 ,  中村 友之 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-192493
公開番号（公開出願番号）：特開2005-026590
出願日： 2003年07月04日
公開日（公表日）： 2005年01月27日
要約：
【課題】微細化が進み、セル間距離が縮小された場合でも、隣接セル間干渉を最小限に抑制できる半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板1と、半導体基板1に埋め込まれた素子分離絶縁膜4と、素子分離絶縁膜4により分離されたセル部ゲート絶縁膜2、第一導電層3を備える。第一導電層3の上部端面は、素子分離絶縁膜4の上部端面の位置よりも高い。導電層間絶縁膜5が、隣接するメモリセルカラムから分離して第一導電層3の頂部上及び側面上部に配置されている。第二の導電層間絶縁膜6が、素子分離絶縁膜4上と導電層間絶縁膜5上に配置されている。第二導電層7が第二の導電層間絶縁膜6上に配置されている。導電層間絶縁膜6、第二導電層7は、隣接するメモリセルカラムに共通の配線となる。【選択図】 図1
請求項（抜粋）：
メモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備える半導体記憶装置であって、前記メモリセルアレイは、 前記複数本のメモリセルカラム間に配置された素子分離絶縁膜と、 該素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成する第一導電層と、 少なくともシリコンと窒素とを含む絶縁膜からなり、前記第一導電層の頂部上にそれぞれ配置され、且つ隣接するメモリセルカラムから分離した第一の導電層間絶縁膜と、 該第一の導電層間絶縁膜とは異なる絶縁膜からなり、該第一の導電層間絶縁膜上にそれぞれ配置され、且つ隣接するメモリセルカラムと連続した第二の導電層間絶縁膜と、 該第二の導電層間絶縁膜上に配置され且つ隣接するメモリセルカラムと連続した第二導電層 とを備えることを特徴とする半導体記憶装置。
IPC (4件)：
H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (33件)：
5F083EP02 ,  5F083EP23 ,  5F083EP27 ,  5F083EP54 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083EP79 ,  5F083GA21 ,  5F083GA27 ,  5F083JA02 ,  5F083JA04 ,  5F083JA05 ,  5F083JA06 ,  5F083JA14 ,  5F083JA35 ,  5F083NA01 ,  5F083NA06 ,  5F083PR15 ,  5F083PR18 ,  5F083PR21 ,  5F083PR40 ,  5F101BA01 ,  5F101BA26 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BD34 ,  5F101BD35 ,  5F101BF02 ,  5F101BH02 ,  5F101BH06 ,  5F101BH17
引用特許：
審査官引用 (6件)
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