特許
J-GLOBAL ID：200903024834162506

スイッチング素子製造方法およびスイッチング素子

発明者：
中谷 忠司

中谷 忠司 について

, 
上田 知史

上田 知史 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (4件)： 吉田 稔 ,  田中 達也 ,  仙波 司 ,  鈴木 泰光
公報種別：公開公報
出願番号（国際出願番号）：特願2008-102224
公開番号（公開出願番号）：特開2009-252672
出願日： 2008年04月10日
公開日（公表日）： 2009年10月29日
要約：
【課題】コンタクト電極対間におけるエアギャップ形成を制御しやすく且つ接触抵抗を低減するのに適したスイッチング素子製造方法を提供する。【解決手段】本発明の方法は、当接可能なコンタクト電極対を有するスイッチング素子を製造するためのものであり、基板101上のコンタクト電極13を覆う犠牲層107を形成する工程、犠牲層107をパターニングして、コンタクト電極13を部分的に露出させる開口部を形成する工程、当該工程にて露出した箇所上および犠牲層107上にわたって、少なくとも2層108a,108bからなるシード層108を形成する工程、犠牲層107を介してコンタクト電極13に対向し且つ開口部を充たす突起部14aを含む部位を有するコンタクト電極14を形成する工程、犠牲層107を除去する工程、及び、少なくとも、突起部14aにおけるシード層108の最下端層108aを除去する工程を含む。【選択図】図12
請求項（抜粋）：
第1コンタクト電極と、 前記第1コンタクト電極に向かって延出する突起部を含んで前記第1コンタクト電極に対向する部位、を有する第2コンタクト電極と、を備え、 前記第1および第2コンタクト電極が当接可能に設けられているスイッチング素子を製造するための方法であって、 基板上に第1コンタクト電極を形成する工程と、 前記第1コンタクト電極を覆う犠牲層を形成する工程と、 前記犠牲層をパターニングして、少なくとも、前記第1コンタクト電極を部分的に露出させる開口部、を形成するパターニング工程と、 前記パターニング工程にて露出した箇所上および前記犠牲層上にわたって、少なくとも2層からなるシード層を形成する工程と、 前記犠牲層を介して前記第1コンタクト電極に対向し且つ前記開口部を充たす突起部を含む部位、を有する第2コンタクト電極を形成する工程と、 前記犠牲層を除去する工程と、 少なくとも、前記突起部における第1コンタクト電極側表面のシード層の最も第1コンタクト電極側の層、を除去する工程と、を含むスイッチング素子製造方法。
IPC (2件)：
H01H 49/00 ,  B81C 1/00
FI (2件)：
H01H49/00 Z ,  B81C1/00
Fターム (13件)：
3C081AA18 ,  3C081BA43 ,  3C081BA48 ,  3C081BA53 ,  3C081CA03 ,  3C081CA14 ,  3C081CA15 ,  3C081CA28 ,  3C081CA29 ,  3C081CA30 ,  3C081DA04 ,  3C081DA27 ,  3C081EA23
引用特許：
出願人引用 (6件)
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審査官引用 (3件)

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