特許
J-GLOBAL ID：200903024920306162
半導体素子のエピタキシャル層分離方法
発明者：
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出願人/特許権者：
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代理人 (2件)：
後藤 洋介
, 池田 憲保
公報種別：公開公報
出願番号（国際出願番号）：特願2003-302428
公開番号（公開出願番号）：特開2005-072422
出願日： 2003年08月27日
公開日（公表日）： 2005年03月17日
要約：
【課題】 短時間で確実に基材部とエピタキシャル層を分離し、かつ環境負荷の少ない安価な半導体素子のエピタキシャル層分離方法を提供する。【解決手段】 基材部2とエピタキシャル層1の間にエッチングストップ層3を有する半導体素子10の基材部2の一部を裏面側からエッチングストップ層3まで選択的にエッチングすることで少なくとも1つ以上のエッチング窓4を開け、次にエッチング窓4からエッチングストップ層3を選択的にエッチング除去することにより、基材部2とエピタキシャル層1とを分離する。【選択図】 図3
請求項（抜粋）：
基材部とエピタキシャル層との間にエッチングストップ層を有する半導体素子から基材部とエピタキシャル層とを分離する半導体素子のエピタキシャル層分離方法であって、
上記基材部の一部を裏面側からエッチングストップ層に到達するまで選択的にエッチングすることにより少なくとも1つのエッチング窓を開け、
上記エッチング窓を介してエッチングストップ層を選択的にエッチング除去することを特徴とする半導体素子のエピタキシャル層分離方法。
IPC (2件)：
FI (2件)：
H01L33/00 A
, H01L31/00 B
5F041AA31
, 5F041AA42
, 5F041AA47
, 5F041CA13
, 5F041CA35
, 5F041CA36
, 5F041CA74
, 5F041CA77
, 5F041DA04
, 5F041DA09
, 5F041DA12
, 5F041DA20
, 5F088AB07
, 5F088BA15
, 5F088BA20
, 5F088CB14
, 5F088CB20
, 5F088GA05
出願人引用 (2件)
審査官引用 (5件)
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