特許
J-GLOBAL ID：200903025196042650

半導体記憶装置

発明者：
里見 勝治

里見 勝治 について

, 
山内 寛行

山内 寛行 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 東島 隆治
公報種別：公開公報
出願番号（国際出願番号）：特願2001-310514
公開番号（公開出願番号）：特開2003-115551
出願日： 2001年10月05日
公開日（公表日）： 2003年04月18日
要約：
【要約】【課題】 本発明は、CMOS型SRAMメモリセルにおいて、拡散領域の加工形状が変動しにくく、その結果としてトランジスタの特性ばらつきが少なく、高集積化が可能な半導体記憶装置を提供する。【解決手段】 本発明の半導体記憶装置は、第1のnMOSトランジスタと第1のpMOSトランジスタを含む第1のインバータと、第2のnMOSトランジスタと第2のpMOSトランジスタを含む第2のインバータと、第3のnMOSトランジスタと、第4のnMOSトランジスタとを有するSRAMメモリセルにおいて、第1と第3のnMOSトランジスタを形成する第1の拡散領域と、第2と第4のnMOSトランジスタを形成する第2の拡散領域のそれぞれが屈曲部を持たず直線状に配置され、第1及び第2のnMOSトランジスタの電流駆動能力が第3及び第4のnMOSトランジスタの電流駆動能力より高い構成を有する。
請求項（抜粋）：
第1のnMOSトランジスタと第1のpMOSトランジスタとを含む第1のインバータと、第2のnMOSトランジスタと第2のpMOSトランジスタとを含む第2のインバータと、第3のnMOSトランジスタと、第4のnMOSトランジスタとを有し、前記第1のインバータの入力ノードが前記第2のインバータの出力ノードに接続され、前記第2のインバータの入力ノードが前記第1のインバータの出力ノードに接続され、前記第3のnMOSトランジスタはドレイン又はソースの一方が前記第1のインバータの出力ノードに接続され、ドレイン又はソースの他方が第1のビット線に接続され、ゲートがワード線に接続され、前記第4のnMOSトランジスタはドレイン又はソースの一方が前記第2のインバータの出力ノードに接続され、ドレイン又はソースの他方が第2のビット線に接続され、ゲートが前記ワード線接続されたSRAMメモリセルにおいて、前記第1と第3のnMOSトランジスタを形成する第1の拡散領域と、前記第2と第4のnMOSトランジスタを形成する第2の拡散領域のそれぞれが屈曲部を持たず直線状に配置され、前記第1及び前記第2のnMOSトランジスタの電流駆動能力が前記第3及び前記第4のnMOSトランジスタの電流駆動能力より高いことを特徴とする半導体記憶装置。
IPC (5件)：
H01L 21/8244 ,  G11C 11/41 ,  G11C 11/412 ,  G11C 11/418 ,  H01L 27/11
FI (5件)：
H01L 27/10 381 ,  G11C 11/34 345 ,  G11C 11/34 301 B ,  G11C 11/40 Z ,  G11C 11/40 301
Fターム (16件)：
5B015JJ12 ,  5B015JJ31 ,  5B015JJ45 ,  5B015KA04 ,  5B015KA23 ,  5B015PP02 ,  5B015QQ03 ,  5F083BS03 ,  5F083BS15 ,  5F083BS27 ,  5F083BS48 ,  5F083JA36 ,  5F083LA01 ,  5F083LA05 ,  5F083LA11 ,  5F083LA21
引用特許：
審査官引用 (6件)
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