特許
J-GLOBAL ID：200903034253159950

半導体集積回路装置

発明者：
長田 健一

長田 健一 について

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南 正隆

南 正隆 について

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池田 修二

池田 修二 について

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石橋 孝一郎

石橋 孝一郎 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願2000-132848
公開番号（公開出願番号）：特開2001-028401
出願日： 2000年04月27日
公開日（公表日）： 2001年01月30日
要約：
【要約】【課題】本発明は、従来のSRAMメモリセルでは、Pウエル領域の基板へのコンタクトをとるために、拡散層の形を鍵状に曲げる必要があった。このため、対称性が悪く微細化が困難であるという問題があった。【解決手段】SRAMセルを構成するインバータが形成されたPウエル領域PW1、PW2が2つに分割されてNウエル領域NW1の両側に配置され、トランジスタを形成する拡散層に曲がりがなく、配置方向が、ウエル境界線やビット線に平行に走るように形成される。アレイの途中には、基板への電源を供給するための領域が、メモリセル32ローあるいは、64ロー毎に、ワード線と平行に形成される。【効果】本発明によれば、拡散層が複雑な形状とならず、微細化が容易である。
請求項（抜粋）：
第1のNチャネル型MOSトランジスタと第1のPチャネル型MOSトランジスタとを含む第1のインバータと、第2のNチャネル型MOSトランジスタと、第2のPチャネル型MOSトランジスタとを含み、前記第1のインバータの出力端子に入力端子が接続され、前記第1のインバータの入力端子に出力端子が接続された第2のインバータと、前記第1のインバータの出力端子にソースが接続され、第1のビット線にドレインが接続され、ワード線にゲートが接続された第3のNチャネル型MOSトランジスタと、前記第2のインバータの出力端子にソースが接続され、第2のビット線にドレインが接続され、ワード線にゲートが接続された第4のNチャネル型MOSトランジスタとを備え、前記第1および第3のNチャネル型MOSトランジスタは第1のPウエル領域に形成され、その拡散層の外形は直線を主体として構成され、最も長い直線部分が、第1および第2のPチャネル型MOSトランジスタが形成される第1のnウエル領域との境界に対して、平行であり、かつ、該境界に平行な中心線となる直線を規定した場合該中心線に対して線対称であり、前記第2および第4のNチャネル型MOSトランジスタは第2のPウエル領域に形成され、その拡散層の外形は直線を主体として構成され、最も長い直線部分が、第1および第2のPチャネル型MOSトランジスタが形成される第1のnウエル領域との境界に対して、平行であり、かつ、該境界に平行な中心線となる直線を規定した場合該中心線に対して線対称であることを特徴とする半導体記憶装置。
IPC (3件)：
H01L 21/8244 ,  H01L 27/11 ,  H01L 27/10 471
FI (2件)：
H01L 27/10 381 ,  H01L 27/10 471
Fターム (14件)：
5F083BS27 ,  5F083BS48 ,  5F083GA09 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA53 ,  5F083LA01 ,  5F083LA21 ,  5F083MA02 ,  5F083MA15 ,  5F083MA19 ,  5F083PR03 ,  5F083PR06
引用特許：
審査官引用 (7件)
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