特許
J-GLOBAL ID:200903025280883113
パワーMISFET、半導体装置およびDC/DCコンバータ
発明者:
,
,
出願人/特許権者:
代理人 (1件):
筒井 大和
公報種別:公開公報
出願番号(国際出願番号):特願2006-352737
公開番号(公開出願番号):特開2008-166409
出願日: 2006年12月27日
公開日(公表日): 2008年07月17日
要約:
【課題】パワーMISFETの耐圧の低下、破壊耐量の低下を抑制しつつ、帰還容量を低減できる技術を提供する。【解決手段】半導体基板の主面100aに形成されたHV-Nwell層(ドリフト領域)4内に、主面100aから内部に向かう方向にHV-Nwell層4より浅く絶縁層が形成されたトレンチ領域(トレンチ領域)16を備える横型パワーMISFETであって、主面100aにおける平面上の配置が、ゲート電極(第1導電層)Gを挟んで互いに反対側にソース層(ソース領域)Sとドレイン層(ドレイン領域)Dとが配置され、ゲート電極Gとドレイン層Dとの間にゲート電極とは異なるダミーゲート電極(第2導電層)DGが配置されるように構成する。【選択図】図1
請求項(抜粋):
少なくとも一つの主面を備える半導体基板を有し、
前記半導体基板の主面には、前記半導体基板の主面に沿ってソース領域と、チャネル領域と、ドリフト領域と、ドレイン領域とが順に配置され、
前記ドリフト領域内には、前記半導体基板の主面から前記半導体基板内部に向かう方向に前記ドリフト領域より浅く絶縁層が形成されたトレンチ領域を備え、
前記半導体基板の主面上には、
前記チャネル領域上に絶縁膜を介して配置される第1導電層と、
前記ドリフト領域上に絶縁膜を介して配置される第2導電層とを備え、
前記半導体基板の主面における平面上の配置は、
前記第1導電層を挟んで互いに反対側に前記ソース領域と前記ドレイン領域とが配置され、
前記第1導電層と前記ドレイン領域との間に前記第2導電層が配置されていることを特徴とするパワーMISFET。
IPC (5件):
H01L 29/78
, H01L 21/823
, H01L 27/088
, H01L 21/822
, H01L 27/04
FI (6件):
H01L29/78 301D
, H01L27/08 102B
, H01L27/08 102C
, H01L29/78 301W
, H01L27/04 H
, H01L27/04 G
Fターム (78件):
5F038BG04
, 5F038BH07
, 5F038BH15
, 5F038CA02
, 5F038CA05
, 5F038CA09
, 5F038CA18
, 5F038CD16
, 5F038CD19
, 5F038DF01
, 5F038EZ13
, 5F038EZ14
, 5F038EZ15
, 5F038EZ20
, 5F048AA04
, 5F048AA05
, 5F048AB10
, 5F048AC03
, 5F048AC06
, 5F048BA05
, 5F048BA06
, 5F048BB01
, 5F048BB02
, 5F048BB06
, 5F048BB07
, 5F048BB08
, 5F048BB11
, 5F048BB12
, 5F048BB16
, 5F048BB20
, 5F048BC02
, 5F048BC03
, 5F048BC06
, 5F048BC18
, 5F048BD01
, 5F048BD04
, 5F048BE01
, 5F048BE02
, 5F048BE03
, 5F048BE05
, 5F048BE06
, 5F048BE09
, 5F048BF06
, 5F048BF16
, 5F048BF18
, 5F048BG13
, 5F048DA25
, 5F140AA25
, 5F140AA29
, 5F140AB01
, 5F140AC21
, 5F140BA01
, 5F140BA16
, 5F140BB13
, 5F140BC06
, 5F140BC17
, 5F140BD05
, 5F140BD09
, 5F140BF01
, 5F140BF04
, 5F140BF08
, 5F140BG08
, 5F140BG34
, 5F140BH12
, 5F140BH13
, 5F140BH14
, 5F140BH15
, 5F140BH30
, 5F140BH41
, 5F140BH43
, 5F140BH45
, 5F140BH47
, 5F140BK02
, 5F140BK13
, 5F140BK34
, 5F140CB04
, 5F140CD08
, 5F140CF04
引用特許:
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