特許
J-GLOBAL ID：200903025473421532
半導体装置の製造方法
発明者：
出願人/特許権者：
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代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平10-054730
公開番号（公開出願番号）：特開平11-251432
出願日： 1998年03月06日
公開日（公表日）： 1999年09月17日
要約：
【要約】【課題】 プラグを形成する半導体装置の製造工程において、プラグロスを緩和できる方法を提供する。【解決手段】 基板101上に層間絶縁膜102、上層絶縁膜103を順次成膜する。上層絶縁膜103上に形成したレジストパターン104をマスクに用いて上層絶縁膜103及び層間絶縁膜102をエッチングし、基板101にまで達する接続孔106を形成する。レジストパターン104を除去した後、接続孔106内を埋め込む状態で基板101の上方にプラグ形成膜107を成膜し、上層絶縁膜103上におけるプラグ形成膜107が除去されるまでプラグ形成膜107をエッチバックし、これによって接続孔106内にプラグ107aを形成する。その後、上層絶縁膜103を選択的にエッチング除去する。
請求項（抜粋）：
基板上に層間絶縁膜を成膜し、当該層間絶縁膜上に上層絶縁膜を成膜する工程と、前記上層絶縁膜上にレジストパターンを形成した後、当該レジストパターンをマスクに用いて前記上層絶縁膜及び層間絶縁膜をエッチングし、当該上層絶縁膜及び層間絶縁膜に前記基板にまで達する接続孔を形成する工程と、前記レジストパターンを除去した後、前記接続孔内を埋め込む状態で前記上層絶縁膜の上方にプラグ形成膜を成膜する工程と、前記上層絶縁膜上における前記プラグ形成膜が除去されるまで当該プラグ形成膜をエッチバックし、これによって前記接続孔内に前記プラグ形成膜からなるプラグを形成する工程と、前記層間絶縁膜に対して前記上層絶縁膜を選択的にエッチング除去する工程と、を行なうことを特徴とする半導体装置の製造方法。
FI (2件)：
H01L 21/90 C
, H01L 21/90 M
