特許
J-GLOBAL ID：200903025541006913
半導体装置の同時スイッチングノイズ評価方法
発明者：
出願人/特許権者：
代理人 (1件)：
伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2002-210175
公開番号（公開出願番号）：特開2004-054522
出願日： 2002年07月18日
公開日（公表日）： 2004年02月19日
要約：
【課題】半導体装置の同時スイッチングノイズを高い精度で評価することを可能とし、設計初期段階からノイズ対策を講じることを可能にする。【解決手段】半導体装置の同時スイッチングノイズ評価方法において、電源配線上の入出力セルの各々を、入力バッファセル、出力バッファセル、第1の電源セル、第2の電源セル、接地用電源セルを含む複数のセルのモデルの中のいずれかに対応させる手順と、各入出力セルに対し、半導体装置の設計仕様と構成を考慮して設定、もしくは半導体装置のレイアウト情報から抽出した容量、抵抗、インダクタンスの値を用いたモデルを生成する手順と、半導体装置の内部負荷及び内部電源配線のモデルを生成する手順と、各入出力セルのモデルと前記内部負荷・内部電源配線モデルとを結合して全体モデルを生成する手順とを有する。【選択図】 図1
請求項（抜粋）：
半導体装置の同時スイッチングノイズを評価するノイズ評価方法であって、
前記半導体装置の電源配線上の入出力セルの各々を、入力バッファセル、出力バッファセル、第1の電源セル、第2の電源セル、接地用電源セルを含む複数のセルのモデルの中のいずれかに対応させる手順と、
前記複数のセルのモデルのいずれかに対応させた前記入出力セルの各々に対し、前記半導体装置の設計仕様と構成を考慮して設定、もしくは前記半導体装置の実際のレイアウト情報から抽出した容量、抵抗、インダクタンスの値を用いて、それぞれ個別のモデルを生成する手順と、
前記半導体装置の内部に存在する内部負荷及び内部電源配線に対し、前記半導体装置の設計仕様と構成を考慮して設定、もしくは前記半導体装置の実際のレイアウト情報から抽出した前記内部負荷の容量の値や前記内部電源配線の容量、抵抗、インダクタンスの値を用いて内部負荷・内部電源配線モデルを生成する手順と、
前記入出力セルの各モデルと前記内部負荷・内部電源配線モデルとを結合して前記半導体装置の全体モデルを生成する手順と、
を有することを特徴とするノイズ評価方法。
IPC (3件)：
G06F17/50
, H01L21/00
, H01L21/82
G06F17/50 666V
, G06F17/50 666L
, H01L21/00
, H01L21/82 T
, H01L21/82 W
, H01L21/82 C
5B046AA08
, 5B046BA04
, 5B046JA01
, 5F064EE42
, 5F064EE43
, 5F064EE44
, 5F064EE45
, 5F064HH06
, 5F064HH09
