特許
J-GLOBAL ID：200903025581597302

強誘電体メモリ素子及びその製造方法

発明者：
長谷川 和正

長谷川 和正 について

, 
西川 尚男

西川 尚男 について

, 
下田 達也

下田 達也 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 稲葉 良幸 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-081742
公開番号（公開出願番号）：特開2000-277706
出願日： 1999年03月25日
公開日（公表日）： 2000年10月06日
要約：
【要約】 (修正有)【課題】 TFTの製造プロセスと強誘電体キャパシタの製造プロセスとを分離し、互いの製造プロセスが他方のデバイスに影響を与えない強誘電体メモリ素子の製造方法を提供する。【解決手段】 絶縁基板(42)上にTFTを形成し、強誘電体キャパシタを構成する下部電極(31)をTFTのソース電極(8)に接合してメモリセルを形成する。強誘電体キャパシタは、TFTの製造プロセスとは別の製造プロセスで製造される。例えば、所望の薄膜プロセスにより所定の基台上に成膜され、当該基台から剥離したものである。
請求項（抜粋）：
基板上にセルトランジスタを形成し、他の基台上で形成した強誘電体キャパシタを構成する一方の電極を前記セルトランジスタの電極に接合してメモリセルを形成する工程を備えた強誘電体メモリ素子の製造方法。
IPC (8件)：
H01L 27/10 451 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 651 ,  H01L 29/78 371
Fターム (14件)：
5F001AA17 ,  5F001AG12 ,  5F001AG21 ,  5F001AG27 ,  5F038AC14 ,  5F038AV06 ,  5F038BH03 ,  5F038BH07 ,  5F038DF05 ,  5F083FR02 ,  5F083JA15 ,  5F083NA02 ,  5F083PR21 ,  5F083PR36
引用特許：
審査官引用 (6件)
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