特許
J-GLOBAL ID：200903025807998372

バスインタフェース回路作成装置及び記録媒体

発明者：
大坪 基秀

大坪 基秀 について

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若林 一敏

若林 一敏 について

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丸山 勇一

丸山 勇一 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について

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日本電気アイシーマイコンシステム株式会社

日本電気アイシーマイコンシステム株式会社 について


代理人 (1件)： 高橋 詔男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-292913
公開番号（公開出願番号）：特開2001-117855
出願日： 1999年10月14日
公開日（公表日）： 2001年04月27日
要約：
【要約】【課題】 バスインタフェース回路のレジスタやメモリのアドレスの重複を防止し、自動的にバスインタフェース回路を生成する装置を提供する。【解決手段】 ハードウェア記述10のデータが抽出部101へ入力されると、抽出部101は、このデータから、記憶素子がメモリかFFであるかを抽出する。抽出部101は、メモリの場合、先頭アドレスとサイズを読み込み、FFの場合、アドレスを読み込み、このデータをアドレス競合検出部103へ出力する。アドレス競合検出部103は、抽出部101から出力されたデータに基づいて、ビットデータ記憶部102へ記憶されているアドレスの情報へ1が記憶されているか否かを検出することによって、アドレスの競合を検出する。そして、出力部104は、アドレス競合検出部103から出力された記憶素子のアドレス等のデータをバスインタフェース回路のハードウェア記述言語に変換し、出力する。
請求項（抜粋）：
マスターとなる中央処理装置と前記中央処理装置に対しスレーブとなるハードウェアとの間に設けられる、記憶素子を含むバスインタフェース回路についてのバスインタフェース記述と、スレーブとなるハードウェアについてのスレーブハードウェア記述とを入力し、前記バスインタフェース回路を表現するハードウェア記述言語を出力するバスインタフェース回路作成装置において、入力されるバスインタフェース記述から、前記記憶素子のアドレスに関するデータを抽出する抽出部と、前記抽出部が抽出したデータに基づいて前記記憶素子が割り当てられたアドレスを記憶するビットデータ記憶部と、前記抽出部が抽出したデータと、前記ビットデータ記憶部の記憶情報に基づき、前記記憶素子のアドレスの重複を検出するアドレス競合検出部と、を備えたことを特徴とするバスインタフェース回路作成装置。
Fターム (5件)：
5B014FA03 ,  5B014GC07 ,  5B014GD03 ,  5B014HB02 ,  5B014HB14
引用特許：
出願人引用 (6件)
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審査官引用 (3件)
  • デコード回路
    公報種別：公開公報   出願番号：特願平3-193530   出願人：沖電気工業株式会社
  • 特開平4-101248
  • 特開平4-101248

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