特許
J-GLOBAL ID：200903026402854914

不揮発性半導体記憶装置およびその製造方法

発明者：
渡 辺 浩 志

渡 辺 浩 志 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  赤岡 明
公報種別：公開公報
出願番号（国際出願番号）：特願2006-301351
公開番号（公開出願番号）：特開2008-118007
出願日： 2006年11月07日
公開日（公表日）： 2008年05月22日
要約：
【課題】微細化によるメモリセル間の干渉を低減し、かつ、オフ状態でのリーク電流を抑制した不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、半導体基板10と、半導体基板に形成された複数の素子分離領域STIと、隣り合う素子分離領域間に設けられた素子形成領域AAであって、素子分離領域の隣接方向の断面において素子形成領域の側部の一部分の幅が該素子形成領域の上面の幅よりも狭い窪みCを有する素子形成領域と、素子形成領域上に設けられた第1のゲート絶縁膜20と、第1のゲート絶縁膜上に設けられたフローティングゲート電極FGと、フローティングゲート電極上に設けられた第2のゲート絶縁膜30と、第2のゲート絶縁膜上に設けられたコントロールゲート電極CGとを備え、素子分離領域の隣接方向の断面においてフローティングゲート電極の上辺の幅がフローティングゲート電極の下辺の幅よりも狭い。【選択図】図2
請求項（抜粋）：
半導体基板と、 前記半導体基板に形成された複数の素子分離領域と、 隣り合う前記素子分離領域間に設けられた素子形成領域であって、前記素子分離領域の隣接方向の断面において前記素子形成領域の側部の一部分の幅が該素子形成領域の上面の幅よりも狭い窪みを有する素子形成領域と、 前記素子形成領域上に設けられた第1のゲート絶縁膜と、 前記第1のゲート絶縁膜上に設けられたフローティングゲート電極と、 前記フローティングゲート電極の上面上およびその側面上に設けられた第2のゲート絶縁膜と、 前記フローティングゲート電極の上面上およびその側面上に前記第2のゲート絶縁膜を介して設けられたコントロールゲート電極とを備え、 前記素子分離領域の隣接方向の断面において前記フローティングゲート電極の上辺の幅が前記フローティングゲート電極の下辺の幅よりも狭いことを特徴とする不揮発性半導体記憶装置。
IPC (5件)：
H01L 21/824 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115 ,  H01L 21/76
FI (3件)：
H01L29/78 371 ,  H01L27/10 434 ,  H01L21/76 L
Fターム (34件)：
5F032AA01 ,  5F032AA35 ,  5F032AA44 ,  5F032AA78 ,  5F032BA01 ,  5F032CA17 ,  5F032DA02 ,  5F032DA23 ,  5F032DA25 ,  5F032DA27 ,  5F032DA28 ,  5F032DA34 ,  5F083EP03 ,  5F083EP05 ,  5F083EP22 ,  5F083EP63 ,  5F083EP68 ,  5F083EP76 ,  5F083ER22 ,  5F083GA06 ,  5F083GA12 ,  5F083GA22 ,  5F083HA06 ,  5F083JA31 ,  5F083NA01 ,  5F083PR03 ,  5F083PR06 ,  5F101BA12 ,  5F101BA19 ,  5F101BB02 ,  5F101BD07 ,  5F101BD13 ,  5F101BD34 ,  5F101BE07
引用特許：
審査官引用 (5件)
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