特許
J-GLOBAL ID：200903038949589890

不揮発性半導体記憶装置

発明者：
八重樫 利武

八重樫 利武 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2006-170225
公開番号（公開出願番号）：特開2008-004622
出願日： 2006年06月20日
公開日（公表日）： 2008年01月10日
要約：
【課題】NAND型の不揮発性半導体記憶装置において、メモリセルのカップリング比が低下するのを抑制し、特性を向上できるようにする。【解決手段】半導体基板11の素子領域13上に、ゲート絶縁膜31を介して、メモリセルMCのメモリセルゲート電極GEが形成されている。メモリセルゲート電極GEは、浮遊ゲート電極32と、その上面および相互間にゲート間絶縁膜33を介して積層された、制御ゲート電極21とから形成されている。浮遊ゲート電極32は、チャネル幅方向の断面において、上部のチャネル幅方向の幅W1が下部のチャネル幅方向の幅W2よりも短く、かつ、少なくともゲート間絶縁膜33に接する各側面が1つの平面からなる台形形状を有して形成されている。【選択図】 図3
請求項（抜粋）：
半導体基板と、 前記半導体基板の素子領域上に、それぞれ、第1の絶縁膜を介して形成された複数の浮遊ゲート電極と、 前記複数の浮遊ゲート電極上にそれぞれ第2の絶縁膜を介して設けられ、その一部が、互いに対向する前記複数の浮遊ゲート電極間に埋め込まれた制御ゲート電極と を具備し、 前記複数の浮遊ゲート電極は、それぞれ、上部のチャネル幅方向の幅が下部のチャネル幅方向の幅よりも短く、かつ、少なくとも前記第2の絶縁膜に接する側面が1つの面を有して形成されていることを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L 21/824 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (45件)：
5F083EP03 ,  5F083EP23 ,  5F083EP27 ,  5F083EP33 ,  5F083EP34 ,  5F083EP55 ,  5F083EP76 ,  5F083EP77 ,  5F083EP79 ,  5F083GA22 ,  5F083GA27 ,  5F083JA04 ,  5F083JA19 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA53 ,  5F083JA56 ,  5F083KA01 ,  5F083LA02 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083MA20 ,  5F083NA01 ,  5F083NA06 ,  5F083PR03 ,  5F083PR25 ,  5F083PR29 ,  5F101BA07 ,  5F101BA12 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BD02 ,  5F101BD22 ,  5F101BD24 ,  5F101BD32 ,  5F101BD34 ,  5F101BD35 ,  5F101BH11 ,  5F101BH14 ,  5F101BH19
引用特許：
出願人引用 (1件) 審査官引用 (6件)
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