特許
J-GLOBAL ID:200903027761625684
半導体装置およびその製造方法
発明者:
出願人/特許権者:
代理人 (1件):
小柴 雅昭
公報種別:公開公報
出願番号(国際出願番号):特願2002-367764
公開番号(公開出願番号):特開2004-200445
出願日: 2002年12月19日
公開日(公表日): 2004年07月15日
要約:
【課題】同一半導体基板上に、ショットキー接合をゲート電極に用いかつゲートリセスが設けられたFETとpn接合ダイオードとが構成された、半導体装置を能率的に製造できる方法を提供する。【解決手段】半導体基板2上に、チャネル層3、エッチングストッパ層4、n型兼用層、エッチングストッパ層6、p型層7およびエッチングストッパ層8を形成し、p型層7とエッチングストッパ層8を所定の領域においてエッチング除去し、ソース電極12とドレイン電極13とカソード電極14を同時に形成し、ゲートリセス15とゲート電極19を形成するための開口16とアノード電極形成のための開口17とを有するマスク18を形成し、エッチングストッパ層8でp型層7がエッチングされないようにしながら、ゲートリセス15をエッチングにより形成し、次いで、ゲート電極とアノード電極とを同時に形成する。【選択図】 図6
請求項(抜粋):
同一半導体基板上に、ショットキー接合をゲート電極に用いかつゲートリセスが設けられた電界効果トランジスタとpn接合ダイオードとが構成され、
前記電界効果トランジスタの電極の少なくとも1つと前記ダイオードの電極の少なくとも1つとが、同時に形成された金属導体から構成されている、半導体装置。
IPC (6件):
H01L27/095
, H01L21/06
, H01L21/329
, H01L21/338
, H01L21/8232
, H01L29/812
FI (4件):
H01L29/80 E
, H01L29/80 F
, H01L29/91 A
, H01L27/06 F
Fターム (17件):
5F102FA00
, 5F102GA14
, 5F102GB01
, 5F102GC01
, 5F102GD01
, 5F102GJ05
, 5F102GL05
, 5F102GN05
, 5F102GR04
, 5F102GR10
, 5F102GV08
, 5F102HB03
, 5F102HC01
, 5F102HC10
, 5F102HC11
, 5F102HC15
, 5F102HC19
引用特許:
出願人引用 (7件)
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審査官引用 (9件)
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特開平1-220861
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特開平1-220861
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化合物半導体装置
公報種別:公開公報
出願番号:特願2000-332011
出願人:富士通株式会社
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