特許
J-GLOBAL ID：200903027858626006

半導体装置の製造方法と半導体装置

発明者：
大田 裕之

大田 裕之 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (2件)： 高橋 敬四郎 ,  来山 幹雄
公報種別：公開公報
出願番号（国際出願番号）：特願2002-285372
公開番号（公開出願番号）：特開2004-127957
出願日： 2002年09月30日
公開日（公表日）： 2004年04月22日
要約：
【課題】ドレイン電流を増大することが可能でリーク電流の増加は低減できる、半導体装置と半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、(a)活性領域の各々を横断するゲート電極を形成し、ゲート電極の両側の活性領域内にソース/ドレインのエクステンション領域を形成する工程と、(b)エッチング特性の異なる第1および第2の絶縁膜を堆積し、異方性エッチングを行なってゲート電極側壁上にサイドウォールスペーサを形成する工程と、(c)第1の絶縁膜に対して選択的エッチングを行ない、引込部を形成する工程と、(d)イオン注入により、シリコン基板にソース/ドレイン領域を形成する工程と、(e)シリサイド化可能な金属を堆積し、シリサイド化反応を生じさせてシリサイド領域を形成する工程と、を含む。【選択図】 図5
請求項（抜粋）：
(a)シリコン基板に画定された複数の活性領域の各々を横断するゲート電極を形成し、ゲート電極の両側の活性領域内にソース/ドレインのエクステンション領域を形成する工程と、 (b)前記ゲート電極の側壁を覆って、前記シリコン基板上に、エッチング特性の異なる第1および第2の絶縁膜を堆積し、異方性エッチングを行なって前記各ゲート電極側壁上にサイドウォールスペーサを形成する工程と、 (c)前記サイドウォールスペーサの第1の絶縁膜に対して選択的エッチングを行ない、前記第2の絶縁膜表面より引き込んだ引込部をゲート電極側およびシリコン基板側に形成する工程と、 (d)前記サイドウォールスペーサをマスクとしたイオン注入により、シリコン基板にソース/ドレイン領域を形成する工程と、 (e)シリサイド化可能な金属を前記半導体基板上に堆積し、シリサイド化反応を生じさせてシリサイド領域を形成する工程と、 を含む半導体装置の製造方法。
IPC (4件)：
H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/78
FI (4件)：
H01L29/78 301L ,  H01L29/78 301P ,  H01L27/08 321D ,  H01L27/08 321E
Fターム (61件)：
5F048AA07 ,  5F048AC03 ,  5F048BB01 ,  5F048BB05 ,  5F048BB06 ,  5F048BB07 ,  5F048BC01 ,  5F048BC05 ,  5F048BC06 ,  5F048BC07 ,  5F048BE03 ,  5F048BF06 ,  5F048BF16 ,  5F048BG14 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30 ,  5F140AA00 ,  5F140AA24 ,  5F140AA29 ,  5F140AB03 ,  5F140BA01 ,  5F140BE07 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG09 ,  5F140BG12 ,  5F140BG14 ,  5F140BG28 ,  5F140BG30 ,  5F140BG34 ,  5F140BG38 ,  5F140BG44 ,  5F140BG45 ,  5F140BG52 ,  5F140BG53 ,  5F140BG54 ,  5F140BH14 ,  5F140BH35 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BJ27 ,  5F140BK02 ,  5F140BK10 ,  5F140BK13 ,  5F140BK14 ,  5F140BK21 ,  5F140BK22 ,  5F140BK29 ,  5F140BK34 ,  5F140BK38 ,  5F140BK39 ,  5F140CB04 ,  5F140CB08 ,  5F140CC01 ,  5F140CC03 ,  5F140CC08 ,  5F140CC12 ,  5F140CE07 ,  5F140CF04
引用特許：
審査官引用 (5件)
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