特許
J-GLOBAL ID：200903028928459710

A/D変換回路

発明者：
渡辺 高元

渡辺 高元 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (1件)： 足立 勉
公報種別：公開公報
出願番号（国際出願番号）：特願2006-141453
公開番号（公開出願番号）：特開2007-312288
出願日： 2006年05月22日
公開日（公表日）： 2007年11月29日
要約：
【課題】消費電力の増大を抑制しつつ、高分解能なA/D変換を可能とするパルス遅延型のA/D変換回路を提供する。【解決手段】パルス遅延型のA/D変換回路において、パルス遅延回路10を、低閾値電圧Vth1 のトランジスタを用いて構成し、パルス遅延回路10を構成する遅延ユニットDUを高速動作させることにより、高分解能で高速なA/D変換を実現する。これと共に、パルス遅延回路10よりA/D変換回路全体に対する占有面積が大きく、高速動作の必要がないラッチ&エンコーダ12を、リーク電流の少ない高閾値電圧Vth4 (>Vth1 )のトランジスタを用いて構成することにより、A/D変換回路全体で見た消費電力の増大を抑制する。【選択図】図4
請求項（抜粋）：
1又は複数のインバータゲート回路を直列接続してなり、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させる遅延ユニットを、複数段直列又はリング状に接続することで構成され、パルス信号を各遅延ユニットの遅延時間にて順次遅延させながら伝送するパルス遅延回路と、 予め設定された測定時間の間に前記パルス遅延回路内で前記パルス信号が通過した前記遅延ユニットの段数に対応する数値データを生成する符号化回路と、 を備え、半導体集積回路として構成されるA/D変換回路において、 前記パルス遅延回路は、前記符号化回路を構成するトランジスタより閾値電圧の低いトランジスタを用いて構成されていることを特徴とするA/D変換回路。
IPC (1件)：
H03M 1/50
FI (1件)：
H03M1/50
Fターム (11件)：
5J022AA11 ,  5J022BA05 ,  5J022BA06 ,  5J022BA07 ,  5J022CB06 ,  5J022CD03 ,  5J022CD04 ,  5J022CE04 ,  5J022CE05 ,  5J022CE08 ,  5J022CG01
引用特許：
出願人引用 (9件)
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