特許

J-GLOBAL ID：200903029197958719

半導体集積回路装置

発明者： 河渕 靖 ,  長沢 幸一 ,  茂庭 昌弘 ,  山田 洋平 ,  竹田 敏文
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2003-207585
公開番号（公開出願番号）：特開2004-048025
出願日： 2003年08月14日
公開日（公表日）： 2004年02月12日
要約：

【課題】CMP法により研磨される絶縁膜の平坦性を向上する。【解決手段】半導体基板1の主面上に形成されたMISFETQ1を覆う層間絶縁膜9の上層に配線10を形成するとともに、その配線10間の間隔が広い領域にダミー配線11を配置する。また、ダミー配線11はスクライブ領域にも配置される。さらに、ダミー配線11は、ボンディングパッドの周辺領域およびマーカの周辺領域には、配置されない。また、MISFETのゲート電極と同層にダミーゲート配線を設ける。また、浅溝素子分離領域にダミー領域を向ける。これらダミー部材を設けた後に、CMP法で絶縁膜を平坦化する。【選択図】 図1

請求項（抜粋）：

半導体基板の活性領域上に形成されたMISFETのゲート電極と、 前記ゲート電極と同層で構成されるとともに、前記ゲート電極間の距離が離れて形成されている空隙領域に配置されたダミーゲート配線と、 前記ゲート電極およびダミーゲート配線を覆い、かつCMP法により平坦化された被膜を含む絶縁膜とを有する半導体集積回路装置において、 前記活性領域は、素子分離領域で分離され、前記ダミーゲート配線は、前記素子分離領域上に形成されることを特徴とする半導体集積回路装置。

IPC (7件)：

H01L21/3205 ,  H01L21/768 ,  H01L21/82 ,  H01L21/822 ,  H01L21/8242 ,  H01L27/04 ,  H01L27/108

FI (7件)：

H01L21/88 S ,  H01L21/90 C ,  H01L27/04 D ,  H01L21/82 W ,  H01L27/10 621C ,  H01L27/10 681F ,  H01L21/88 K

Fターム (88件)：

5F033HH04 ,  5F033HH08 ,  5F033HH11 ,  5F033HH19 ,  5F033JJ01 ,  5F033JJ08 ,  5F033JJ19 ,  5F033KK01 ,  5F033LL04 ,  5F033MM05 ,  5F033MM07 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033QQ09 ,  5F033QQ31 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033RR09 ,  5F033RR14 ,  5F033RR15 ,  5F033RR25 ,  5F033SS04 ,  5F033SS11 ,  5F033SS15 ,  5F033SS22 ,  5F033TT08 ,  5F033UU04 ,  5F033VV02 ,  5F033VV07 ,  5F033VV16 ,  5F033XX01 ,  5F033XX24 ,  5F038AV06 ,  5F038CA10 ,  5F038CA13 ,  5F038CD10 ,  5F038CD13 ,  5F038DF05 ,  5F038EZ11 ,  5F038EZ20 ,  5F064BB01 ,  5F064BB14 ,  5F064BB35 ,  5F064CC09 ,  5F064DD10 ,  5F064EE08 ,  5F064EE09 ,  5F064EE14 ,  5F064EE15 ,  5F064EE23 ,  5F064EE32 ,  5F064EE33 ,  5F064EE35 ,  5F064EE36 ,  5F064EE43 ,  5F064EE51 ,  5F064EE56 ,  5F064GG03 ,  5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083GA27 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA53 ,  5F083JA56 ,  5F083KA20 ,  5F083LA12 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01 ,  5F083PR10 ,  5F083PR21 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR46 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083PR56 ,  5F083ZA28 ,  5F083ZA29

引用特許：

審査官引用 (7件)

• 特開平2-138757
  
• ポリッシュ工程を備えたトレンチアイソレーションの形成方法及び半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平4-285052   出願人：ソニー株式会社
• ダミーパターンの形成方法
  公報種別：公開公報   出願番号：特願平5-151143   出願人：ソニー株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平4-222538   出願人：富士通株式会社
• 特開平3-038043
  
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-067809   出願人：日本電気株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平4-294444   出願人：三菱電機株式会社