半導体装置の製造方法及び半導体装置

発明者：
出願人/特許権者：
代理人 (3件)：柳瀬睦肇 , 宇都宮正明 , 渡部温
公報種別：公開公報
出願番号（国際出願番号）：特願2003-176053
公開番号（公開出願番号）：特開2005-012050
出願日： 2003年06月20日
公開日（公表日）： 2005年01月13日
要約：

【課題】多層配線内において効率よく安定した配線接続が達成されるMIMキャパシタを有する半導体装置の製造方法及び半導体装置を提供する。【解決手段】メタル配線層12は、ハードマスク部材HM2を伴ってパターニングされ、下部キャパシタ電極を構成している。メタル配線層12上にキャパシタ絶縁膜13を介して設けられたメタル配線層14は、保護膜15を伴い、ハードマスク部材HM2下に残留しているハードマスク部材HM1を伴ってパターニングされている。メタル配線層14は、複数の上部キャパシタ電極を構成している。層間の絶縁膜16上において、メタル配線層12またはメタル配線層14へ接続される次層のメタル配線層18がパターニングされている。メタル配線層18は、接続孔H1またはH2それぞれを埋め込むプラグ配線部材17との接続を有する。【選択図】図1

請求項（抜粋）：

半導体集積回路形成途中の所定層上において少なくとも第1キャパシタ電極を含む第1のメタル配線層を形成する工程と、前記第1キャパシタ電極上にキャパシタ絶縁膜を被覆する工程と、前記キャパシタ絶縁膜上に第2キャパシタ電極となる第2のメタル配線層を形成する工程と、前記第2のメタル配線層上に保護膜を形成する工程と、前記保護膜上に第1のハードマスク部材を形成する工程と、前記第1のハードマスク部材上に前記第2キャパシタ電極のマスクパターンを形成する工程と、前記第2キャパシタ電極のマスクパターンに従って、前記第1のハードマスク部材、前記保護膜、及び第2のメタル配線層を選択的に除去する工程と、少なくとも前記第1のハードマスク部材上を覆うよう全面に第2のハードマスク部材を形成する工程と、前記第2のハードマスク部材を覆う前記第1キャパシタ電極のマスクパターンを形成する工程と、前記第1キャパシタ電極のマスクパターンに従って、少なくとも前記第2のハードマスク部材、前記キャパシタ絶縁膜、及び第1のメタル配線層を選択的に除去する工程と、少なくとも前記第2のハードマスク部材上を覆うよう全面に層間の絶縁膜を形成する工程と、前記絶縁膜上において、少なくとも前記第1または第2のメタル配線層に到達する複数の接続孔を形成する工程と、を具備したことを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L21/822 , H01L21/3205 , H01L21/768 , H01L27/04

FI (3件)：

H01L27/04 C , H01L21/88 S , H01L21/90 A

Fターム (36件)：

5F033HH09 , 5F033HH18 , 5F033HH33 , 5F033JJ04 , 5F033JJ19 , 5F033JJ32 , 5F033JJ33 , 5F033KK09 , 5F033KK18 , 5F033KK33 , 5F033MM08 , 5F033MM13 , 5F033NN06 , 5F033NN07 , 5F033PP06 , 5F033PP15 , 5F033QQ08 , 5F033QQ09 , 5F033QQ10 , 5F033QQ16 , 5F033QQ25 , 5F033QQ28 , 5F033QQ30 , 5F033QQ39 , 5F033RR01 , 5F033RR04 , 5F033SS11 , 5F033VV10 , 5F038AC05 , 5F038AC15 , 5F038AC17 , 5F038AC18 , 5F038CA18 , 5F038CD12 , 5F038EZ15 , 5F038EZ20

引用特許：

審査官引用 (6件)

ドライエッチング方法
公報種別：公開公報出願番号：特願平9-054507 出願人：日本電気株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願平10-089628 出願人：日本電気株式会社
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願2002-015104 出願人：株式会社東芝

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