特許
J-GLOBAL ID：200903030938830454
SOI上の多数のマイクロ電子回路の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
富村 潔
公報種別：公開公報
出願番号（国際出願番号）：特願平8-277262
公開番号（公開出願番号）：特開平9-134971
出願日： 1996年09月27日
公開日（公表日）： 1997年05月20日
要約：
【要約】 (修正有)【課題】 SOI上に多数のCMOSパターンおよびバイポーラトランジスタを製造するのに適している方法を提供する。【解決手段】 絶縁材料に画成された能動的範囲にn又はpウェルが注入され、ゲート酸化物が形成され、また能動的範囲の上にパターン化され、第1のポリシリコン層が施され、n+ 又はp+ 注入が行われ、温度処理によりウェル下の2つの範囲がドープされ、酸化物層が施され、酸化物層およびその下のシリコン層がエッチングされ、酸化物層が施され、エッチングされたポリシリコンパターンにスペーサがエッチングされ、第2のポリシリコン層が施され、p- 又はn- 注入が行われ、第2のポリシリコン層がパターン化され、また酸化物層を施され、形成されたエッジにおいてスペーサがエッチングされ、温度処理により注入されたドーピング物質がポリシリコン層からウェル範囲に拡散され、露出する酸化物層がケイ化され金属接触部が形成される。
請求項（抜粋）：
SOI上に多数のマイクロ電子回路、特にCMOSトランジスタおよび/またはバイポーラトランジスタを製造するための方法において、絶縁材料に多数の能動的範囲(1)が画成され、能動的範囲(1)にそれぞれ形成すべきパターンに関係してnウェルまたはpウェル(2)が注入され、ゲート酸化物(3)が形成されて能動的範囲(1)の上にパターン化され、第1のポリシリコン層(4)が施され、形成すべきパターンに関係してn+ またはp+ 注入が行われ、またその後の温度処理によりウェル(2)のその下に位置している2つの範囲(18a)がドープされ、酸化物層(7)が施され、この酸化物層(7)およびその下に位置しているシリコン層(4)が能動的範囲(8)を画成するためにエッチングされ、酸化物層が施され、またこれから能動的範囲(8)のエッチングされたポリシリコンパターンにスペーサ(9)がエッチングされ、第2のポリシリコン層(12)が施され、形成すべきパターンに関係してp- またはn- 注入が行われ、第2のポリシリコン層(12)がパターン化されて酸化物層を施され、形成されたエッジにおいてスペーサ(13)がエッチングされ、温度処理により注入されたドーピング物質がポリシリコン(4、12)からその下に位置しているウェル範囲に拡散され、露出する酸化物層が適当な金属の取り入れによりケイ化され、金属接触部(15)が形成されることを特徴とするSOI上の多数のマイクロ電子回路の製造方法。
IPC (7件)：
H01L 21/8238
, H01L 27/092
, H01L 21/8222
, H01L 27/06
, H01L 21/331
, H01L 29/73
, H01L 29/786
H01L 27/08 321 N
, H01L 27/06 101 U
, H01L 29/72
, H01L 29/78 613 A
, H01L 29/78 621
